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公开(公告)号：CN118245402A
公开(公告)日：2024-06-25
申请号：CN202211659068.1
申请日：2022-12-22
Applicant: 长江存储科技有限责任公司
Inventor： 张黄鹏
IPC: G06F13/16
Abstract: 本公开内容涉及提高多逻辑单元(LUN)操作效率的总线间插协议。本文公开了用于管理储存系统的存储器设备、方法。在一个方面中，存储器设备包括用于存储地址的地址寄存器和耦合到地址寄存器的处理器。处理器被配置为接收一组多平面程序操作命令中的第一多平面程序操作命令。处理器还被配置为将第一多平面程序操作命令的第一地址锁存到地址寄存器中。此外，处理器还被配置为接收包括第二地址的读操作命令，并且禁止将第二地址锁存到地址寄存器中。
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公开(公告)号：CN108899323B
公开(公告)日：2024-01-23
申请号：CN201811014617.3
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
Abstract: 本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷隧穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。
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公开(公告)号：CN115424655A
公开(公告)日：2022-12-02
申请号：CN202210975341.5
申请日：2022-08-15
Applicant: 长江存储科技有限责任公司
IPC: G11C29/50
Abstract: 本发明实施例提供一种ZQ校准方法、存储器及存储系统。其中，所述方法包括：获取为短ZQ校准配置的最大循环次数；所述最大循环次数用于表明所述短ZQ校准的校准范围；在接收到短ZQ校准命令后，对所述存储器的接口阻抗进行所述短ZQ校准，直到执行校准的循环次数达到所述最大循环次数和/或校准结果满足要求。
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公开(公告)号：CN112948166A
公开(公告)日：2021-06-11
申请号：CN202110296212.9
申请日：2019-10-16
Applicant: 长江存储科技有限责任公司
Abstract: 本申请实施例公开了一种数据处理方法及相关产品，通过获取原始数据并将原始数据存储到存储器中的第一存储区；若原始数据的存储周期超过第一预设时长，则在原始数据存储周期内的任一中间时刻，读取第一存储区在中间时刻所存储的中间数据，并将中间数据存储到所述存储器中的第二存储区，在需要读取所述原始数据的读取时刻，读取第二存储区在读取时刻所存储的第二数据，并读取第一存储区在读取时刻所存储的第一数据，根据第二数据对第一存储区的第一数据进行纠错，得到修正后的原始数据，如此，能够通过提前存储任一中间时刻的中间数据，并在读取时刻根据中间数据进行纠错，在原始数据存储周期较长的情况下，能够保持纠错码模块较强的纠错能力。
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公开(公告)号：CN112925728A
公开(公告)日：2021-06-08
申请号：CN202110339570.3
申请日：2019-05-05
Applicant: 长江存储科技有限责任公司
Abstract: 一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
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Patent Agency Ranking
公开(公告)号：CN109103195B
公开(公告)日：2020-09-11
申请号：CN201811011692.4
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器的制造方法，由该方法制成的存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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公开(公告)号：CN111581120A
公开(公告)日：2020-08-25
申请号：CN202010380600.0
申请日：2019-04-30
Applicant: 长江存储科技有限责任公司
Abstract: 提供了一种包括闪存和闪存控制器的电子设备。闪存控制器耦合到闪存，并用于管理对闪存的数据存取。闪存控制器包括定时器、存储器和耦合到定时器和存储器的微控制器。定时器用于产生时钟中断。存储器用于在预定时间段内保持被编程到闪存中的数据的条目列表。在每个时钟中断时，微控制器用于写入被编程到闪存中的数据的条目以更新条目列表。
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公开(公告)号：CN107507641B
公开(公告)日：2019-07-09
申请号：CN201710772333.X
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
Abstract: 本申请实施例公开了一种非易失性存储器的读操作方法、装置及相关设备，该方法包括：对字线进行预充，在字线上施加读通过电压；依次执行至少两次数据感测操作；其中，每次数据感测操作，具体包括：在选中的字线上施加本次数据感测操作对应的读电压；经位线对选中的字线上存储单元管中存储的数据进行感测。在两次数据感测之间无需对字线放电、恢复及再次预充，连续在选中的字线上施加不同的读电压对其存储的数据进行感测，节约了每次读操作中的重复的充放电和恢复过程，提高了非易失性存储器读出数据的速度，降低了读操作过程中的动态功耗。
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公开(公告)号：CN109103196A
公开(公告)日：2018-12-28
申请号：CN201811013316.9
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器，该存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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公开(公告)号：CN107507641A
公开(公告)日：2017-12-22
申请号：CN201710772333.X
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
CPC classification number: G11C8/08 , G11C7/1048
Abstract: 本申请实施例公开了一种非易失性存储器的读操作方法、装置及相关设备，该方法包括：对字线进行预充，在字线上施加读通过电压；依次执行至少两次数据感测操作；其中，每次数据感测操作，具体包括：在选中的字线上施加本次数据感测操作对应的读电压；经位线对选中的字线上存储单元管中存储的数据进行感测。在两次数据感测之间无需对字线放电、恢复及再次预充，连续在选中的字线上施加不同的读电压对其存储的数据进行感测，节约了每次读操作中的重复的充放电和恢复过程，提高了非易失性存储器读出数据的速度，降低了读操作过程中的动态功耗。
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