公开(公告)号：CN113472358B

公开(公告)日：2024-05-14

申请号：CN202110674025.X

申请日：2021-06-17

Applicant: 西安空间无线电技术研究所

Inventor： 袁瑞佳 ,  谢天娇 ,  张建华 ,  李晓博 ,  张伟

IPC: H03M13/11

Abstract: 本发明公开了一种基于准循环生成矩阵的高速并行编码器，包括：输入顺序转换模块、并行校验计算模块、校验移位输出模块和信息位/校验位选择输出模块。本发明可降低校验比特并行计算的复杂度，同时简化编码器内部的布线互连复杂度。

公开(公告)号：CN112039535B

公开(公告)日：2023-11-10

申请号：CN202010826183.8

申请日：2020-08-17

Applicant: 西安空间无线电技术研究所

Inventor： 袁瑞佳 ,  谢天娇 ,  张建华 ,  郑小松 ,  王娜

IPC: H03M13/11

Abstract: 本发明公开了一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、路由选择信号和校验选择输出信号；移位首向量存储器模块根据编码类型和分块计数值得到当前码率下的移位首向量；校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器。本发明解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。

公开(公告)号：CN113572481B

公开(公告)日：2023-09-29

申请号：CN202110579879.X

申请日：2021-05-26

Applicant: 西安空间无线电技术研究所

Inventor： 谢天娇 ,  袁瑞佳 ,  李立 ,  张建华 ,  李晓博 ,  徐常志 ,  靳一

IPC: H03M13/11

Abstract: 本发明提出了一种基于FPGA的高速码率兼容DVB‑S2的LDPC编码器及编码方法，可以实现对DVB‑S2标准所有LDPC码的编码，且可对各种码率编码器的资源进行共享。另外，本发明通过改变编码器架构的并行度，来动态调整本发明DVB‑S2LDPC编码器的吞吐量，从而满足不同应用场景的需求。使用这个架构，在Xil inx xc4vsx55‑10ff1148FPGA上实现了一个五种码率兼容的DVB‑S2LDPC编码器，该编码器时延小，FPGA资源利用率高，编码吞吐量高，码率兼容LDPC编码器的总吞吐量高达4Gbps。

公开(公告)号：CN109802687B

公开(公告)日：2023-05-02

申请号：CN201811592741.8

申请日：2018-12-25

Applicant: 西安空间无线电技术研究所

Inventor： 谢天娇 ,  袁瑞佳 ,  宋颖 ,  胡西阁 ,  左金钟

IPC: H03M13/11

Abstract: 一种基于FPGA的QC‑LDPC码的高速码率兼容LDPC编码器，通过控制模块将输入信息序列的每个信息子块的分量的列向量送至校验位计算模块；将信息子块的分量的列向量通过延迟模块进行时间延迟后送至选择移位输出模块；移位操作模块，根据编码器的码率rate，确定循环移位寄存器的移位方法，并送至循环移位寄存器；根据确定循环移位寄存器的移位方法，对循环子矩阵Bi,j的首行数据bi,j(0)进行移位操作,根据移位操作后的结果与输入信息比特序列的逐信息比特，计算得到校验向量，将校验向量送至选择移位输出模块；选择移位输出模块，在不同时间输出校验向量和信息子块的分量的列向量，本发明的高速码率兼容编码器架构，不同码率之间可以最大程度地实现资源共享。

公开(公告)号：CN112039535A

公开(公告)日：2020-12-04

申请号：CN202010826183.8

申请日：2020-08-17

Applicant: 西安空间无线电技术研究所

Inventor： 袁瑞佳 ,  谢天娇 ,  张建华 ,  郑小松 ,  王娜

IPC: H03M13/11

Abstract: 本发明公开了一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、路由选择信号和校验选择输出信号；移位首向量存储器模块根据编码类型和分块计数值得到当前码率下的移位首向量；校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器。本发明解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。

公开(公告)号：CN108768408A

公开(公告)日：2018-11-06

申请号：CN201810475677.9

申请日：2018-05-17

Applicant: 西安空间无线电技术研究所

Inventor： 张国华 ,  王菊花 ,  谢天娇 ,  袁瑞佳 ,  张建华

IPC: H03M13/11

CPC classification number: H03M13/116

Abstract: 本发明公开了一种基于Sidon序列的大围长II型准循环LDPC码设计方法。该方法首先利用S‑V方法建立重量矩阵；然后利用Sidon序列为重量矩阵中的元素分配指数值，产生指数矩阵；最后根据指数矩阵产生校验矩阵，完成II型准循环LDPC码的构造。本发明在建立重量矩阵和指数矩阵时均进行了创新，从而保证本发明能够构造围长为8、码率灵活、且最小距离较大的II型(3，3L)QC‑LDPC码。

公开(公告)号：CN103220003B

公开(公告)日：2016-12-28

申请号：CN201310108666.4

申请日：2013-03-29

Applicant: 西安空间无线电技术研究所

Inventor： 谢天娇 ,  袁瑞佳 ,  靳凡 ,  杨新权 ,  李立

IPC: H03M13/11

Abstract: 本发明涉及提高节点处理并行度的QC-LDPC译码器的实现方法，译码器包括变量节点信息更新单元VNU，变量节点信息打包单元VP，校验节点信息更新单元CNU，校验节点信息打包单元CP，校验方程计算单元PCU，存储位宽均为（Qh）bits的存储块RAM_f和RAM_m，存储位宽为hbits的存储块RAM_c，本方法采用节点信息打包单元可以有效地实现存储器批量数据的同时读入和写出，解决存储器访问冲突问题。通过增加存储器每个地址单元中存储的数据个数，可以提高LDPC译码器处理单元的并行度，本发明QC-LDPC译码器的实现方法具有吞吐量高，硬件资源少，设计复杂性低等特点。