公开(公告)号：CN103022129A

公开(公告)日：2013-04-03

申请号：CN201210309467.5

申请日：2012-08-28

Applicant: 株式会社东芝

Inventor： 入船裕行 ,  斋藤涉 ,  角保人 ,  木村淑 ,  大田浩史 ,  铃木纯二

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7811

Abstract: 本发明提供一种提高了耐压的半导体装置及其制造方法。第1半导体层具有多个第1扩散层。第2半导体层具有多个第2扩散层。第3半导体层具有多个第3扩散层。多个第1扩散层的第1方向的宽度相互相同。多个第1扩散层内的杂质量随着从第1半导体层的下端向上端而逐渐变大。多个第2扩散层的第1方向的宽度相互相同。多个第2扩散层内的杂质量相互相同。多个第3扩散层的第1方向的宽度比处于同一层的第1扩散层的第1方向的宽度以及第2扩散层的第1方向的宽度窄，并且随着从第3半导体层的下端向上端而逐渐变窄。多个第3扩散层内的杂质量相互相同。

公开(公告)号：CN102694029A

公开(公告)日：2012-09-26

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN101866921B

公开(公告)日：2012-07-11

申请号：CN200911000119.4

申请日：2009-11-20

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7395 ,  H01L29/7811 ,  Y10S257/901

Abstract: 在元件部和终端部具有超结结构的纵型的功率半导体装置中，在超结结构的外周部表面上形成n型杂质层。由此，能够降低超结结构区的外周部表面的电场。因此，能够提供高耐压且高可靠性的纵型功率半导体装置。

公开(公告)号：CN102412298A

公开(公告)日：2012-04-11

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN101866951A

公开(公告)日：2010-10-20

申请号：CN201010143449.5

申请日：2010-03-17

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/7395 ,  H01L29/7813

Abstract: 本发明提供半导体装置。本发明的晶体管包括第一导电型的第一半导体层、和具有沿着与第一半导体层的表面平行的方向交替排列了第一导电型的第二半导体层以及第二导电型的第三半导体层的柱结构的漂移层。相对上述漂移层并行并且交替配置了第一导电型的第四半导体层以及第二导电型的第五半导体层。第五半导体层具有比第四半导体层多的杂质量。相对第四以及第五半导体层并行且交替配置了第一导电型的第六半导体层以及第二导电型的第七半导体层。第七半导体层具有比第六半导体层少的杂质量。

公开(公告)号：CN1317771C

公开(公告)日：2007-05-23

申请号：CN200410033529.X

申请日：2004-04-06

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  相田聪

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7397 ,  H01L29/7813

Abstract: 本发明提供一种绝缘栅型半导体器件，其最主要特征在于在功率MOSFET中，可以高速并且抑制开关噪声。例如，在与p基极层(12a)和n+源极层(13a)分别相邻的n-漂移层(11)的表面部分上，成方格状地形成沟槽型结构的栅极电极(24a)。然后，在与该栅极电极(24a)的第1电极部(24a-1)分别交叉的第2电极部(24a-2)所对应的上述n-漂移层(11)的界面上，形成与上述p基极层(12a)连接且有比上述p基极层(12a)低的杂质浓度的p层(14B)的结构。

公开(公告)号：CN1767211A

公开(公告)日：2006-05-03

申请号：CN200510099510.X

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN103000682B

公开(公告)日：2015-11-18

申请号：CN201210061235.2

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  大野哲也

IPC: H01L29/778

CPC classification number: H01L29/7786 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/1087 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/7783

Abstract: 本发明的实施方式的氮化物半导体器件，具备：由AlxGa1-xN构成的第1半导体层(4)，其中，0≤x＜1；由AlyGa1-yN构成的第2半导体层(5)，其中，0＜y≤1，x＜y；导电性基板(2)；第1电极(6)；第2电极(8)；及控制电极(7)。第2半导体层与第1半导体层直接接合。第1半导体层与导电性基板电连接。第1电极及第2电极与第2半导体层的表面电连接。控制电极设置于在第1电极和第2电极之间的第2半导体层的上述表面上。第1电极与Si-MOSFET102的漏电极(8a)电连接。控制电极与上述MOSFET的源电极(6a)电连接。导电性基板与上述MOSFET的栅电极(7a)电连接。

公开(公告)号：CN103022129B

公开(公告)日：2015-09-09

申请号：CN201210309467.5

申请日：2012-08-28

Applicant: 株式会社东芝

Inventor： 入船裕行 ,  斋藤涉 ,  角保人 ,  木村淑 ,  大田浩史 ,  铃木纯二

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7811

Abstract: 本发明提供一种提高了耐压的半导体装置及其制造方法。第1半导体层具有多个第1扩散层。第2半导体层具有多个第2扩散层。第3半导体层具有多个第3扩散层。多个第1扩散层的第1方向的宽度相互相同。多个第1扩散层内的杂质量随着从第1半导体层的下端向上端而逐渐变大。多个第2扩散层的第1方向的宽度相互相同。多个第2扩散层内的杂质量相互相同。多个第3扩散层的第1方向的宽度比处于同一层的第1扩散层的第1方向的宽度以及第2扩散层的第1方向的宽度窄，并且随着从第3半导体层的下端向上端而逐渐变窄。多个第3扩散层内的杂质量相互相同。

公开(公告)号：CN102339861B

公开(公告)日：2015-07-01

申请号：CN201110113071.9

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/66734

Abstract: 本发明的实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。