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公开(公告)号：CN116742301A
公开(公告)日：2023-09-12
申请号：CN202310607041.6
申请日：2023-05-26
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种环形谐振器加载短截线的双带巴伦滤波器，包括垂直微带线输入端口、两个差分输出端口、垂直微带线输入端口与环形谐振器之间的输入耦合微带线、差分输出端口与环形谐振器之间的输出耦合微带线、微扰短截线、加载微扰短截线的环形谐振器、介质基板和背面覆铜接地层。输入端口与输入耦合微带线直接连接，输入耦合微带线与环形谐振器之间通过间隙耦合。差分输出端口与输出耦合微带线直接连接，输出耦合微带线与环形谐振器之间通过间隙耦合。本发明采用差分输出的结构实现巴伦特性，并且实现双带滤波特性，每个通带各分配两个传输极点，应用微带线设计，结构简单，制造成本低。
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公开(公告)号：CN112332813B
公开(公告)日：2023-08-11
申请号：CN202011282372.X
申请日：2020-11-17
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，电路具有非易失的特点并且带有异步置位复位功能。整个电路包括三个模块：前级忆阻D锁存器模块，后级忆阻D锁存器模块以及异步忆阻置位复位模块。前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及2个CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T10，忆阻器M2电阻R2以及2个CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9，以及2个反相器N7和N8；还有用于时钟输入的2个CMOS反相器N3和N4。电路利用了Biolek阈值型忆阻器，该模型具有阈值特性以及记忆特性，利用这种忆阻器模型使得整个电路结构简单，响应速度快。
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公开(公告)号：CN115985367A
公开(公告)日：2023-04-18
申请号：CN202310089752.9
申请日：2023-01-16
Applicant: 杭州电子科技大学
IPC: G11C13/00 , G11C16/04 , G06F30/367
Abstract: 本发明涉及一种具有联想记忆功能的忆阻仿生电路，包括第一忆阻器M1、第二忆阻器M2、第一PMOS晶体管T1、第二PMOS晶体管T2、第一NMOS晶体管T3、第一电阻R1、第二电阻R2、第三电阻R3、第一压控开关S1、第一与非门NAND、第一运算放大器OP1、第一比较器COMP1，模拟食物信号输入端Vfood、模拟铃声信号输入端Vring、第一定值电压V1、第二定值电压V2、第一比较电压Vth。该电路通过模拟食物信号输入端Vfood和模拟铃声信号输入端Vring控制第一PMOS晶体管T1、第二PMOS晶体管T2和第一NMOS晶体管T3的开/关状态，来调节第一忆阻器M1和第二忆阻器M2的忆阻值，从而改变输出电压的值。
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公开(公告)号：CN113223965B
公开(公告)日：2023-02-24
申请号：CN202110417676.0
申请日：2021-04-19
Applicant: 杭州电子科技大学
IPC: H01L21/336 , H01L29/78 , H01L29/08
Abstract: 本发明公开了一种补偿负电容晶体管在高漏极电压下靠近漏极侧内栅电势损失的方法，本发明在现有的N型负电容晶体管制作过程中，增加一道P型离子的沟道注入步骤。具体实施方法为：在完成N型负电容晶体管的金属栅极TiN材料积淀工艺之后，在靠近漏端(drain)的沟道区域局部额外注入一定浓度的P型离子，目的是提高漏极与沟道交界处局部区域的P型离子的掺杂浓度，并且保持之后的现有工艺技术和步骤都不变。其特点是这种方法与现有nNCFET工艺具有很好的兼容性，制造过程没有明显的增加工艺难度与复杂度。本发明通过可以缓解负电容晶体管输出电流随着漏极电压升高而下降导致的负微分电阻现象，保持了nNCFET优良的性能。
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公开(公告)号：CN108717471B
公开(公告)日：2022-01-04
申请号：CN201810240525.0
申请日：2018-03-22
Applicant: 杭州电子科技大学
IPC: G06F30/20
Abstract: 本发明涉及一种电压域振荡量子器件伏安特性的建模方法。根据电压域振荡量子器件的电流疏运机理，对同类器件结构伏安特性的仿真测试曲线进行类比分析,进行曲线分解；对分解后的曲线分量建立数学模型。将分量数学模型进行叠加，得到初始完整伏安特性曲线模型，采用仿真拟合模型参数；将模型结果曲线与数值仿真测试曲线对比分析，根据存在误差的规律性优化拟合参数；采用误差消减方法得到精确的伏安特性模型结果。本发明解决了电压域振荡量子器件伏安特性难以直接解析求解及仿真测试曲线难以直接解析表述的问题。所得电压域振荡量子器件伏安特性精确模型为电压域电流振荡量子阱器件的伏安特性、器件结构与制造工艺设计奠定解析理论基础。
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Patent Agency Ranking
公开(公告)号：CN113285705A
公开(公告)日：2021-08-20
申请号：CN202110456022.9
申请日：2021-04-26
Applicant: 杭州电子科技大学
IPC: H03K19/017
Abstract: 本发明公开了一种混合型CMOS‑忆阻全加器电路，包括第一阈值型忆阻器M1、第二阈值型忆阻器M2、第三阈值型忆阻器M3，第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8，第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5。该电路通过调节忆阻器阻态、CMOS管的导通和截止来实现全加运算的功能，电路结构简单，对忆阻数字逻辑电路的研究具有重大意义。
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公开(公告)号：CN113054986A
公开(公告)日：2021-06-29
申请号：CN202110263913.2
申请日：2021-03-11
Applicant: 杭州电子科技大学
IPC: H03K19/00
Abstract: 本发明公开了一种三端可控型忆阻器模拟电路，包括正向滞回控制模块U1，反向滞回控制模块U2，非易失控制模块U3，电压比例控制模块U4，电流转换模块U5。正向滞回控制模块，反向滞回控制模块相连，用于产生双向滞回特性曲线。非易失控制模块与电压比例控制模块相连，实现非易失特性及阻值转换特性。电压比例控制模块输出端与电流转换模块相连，用于产生与忆阻器电流成正比的电压。电流转换模块分别与电压比例控制电路和正向滞回控制模块，反向滞回控制模块相连，用于将电压比例控制模块输出的电压转变为电流以此保证忆阻器模拟电路输入、输出端口具有相同大小的电流。
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公开(公告)号：CN112332813A
公开(公告)日：2021-02-05
申请号：CN202011282372.X
申请日：2020-11-17
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，电路具有非易失的特点并且带有异步置位复位功能。整个电路包括三个模块：前级忆阻D锁存器模块，后级忆阻D锁存器模块以及异步忆阻置位复位模块。前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及2个CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T10，忆阻器M2电阻R2以及2个CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9，以及2个反相器N7和N8；还有用于时钟输入的2个CMOS反相器N3和N4。电路利用了Biolek阈值型忆阻器，该模型具有阈值特性以及记忆特性，利用这种忆阻器模型使得整个电路结构简单，响应速度快。
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公开(公告)号：CN110069857A
公开(公告)日：2019-07-30
申请号：CN201910325845.0
申请日：2019-04-23
Applicant: 杭州电子科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种基于负阻控制的忆阻器，包括第一负阻单元U1、第二负阻单元U2和推挽式结构U3。推挽式结构U3一端连接输入正弦电压，另外两端分别接第一负阻单元U1和第二负阻单元U2。第一负阻单元U1、第二负阻单元U2的另一端均接地。本发明提供一种可硬件实现、结构简单的基于负阻控制的忆阻器来模拟TiO2忆阻器的I-V特性，替代实际TiO2忆阻器进行研究与应用，为忆阻器的模型设计和硬件电路应用提供一些新思路。
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公开(公告)号：CN109524453A
公开(公告)日：2019-03-26
申请号：CN201811230233.5
申请日：2018-10-22
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种GaN基高压整流共振隧穿二极管。本发明包括 面GaN基底、n+-In0.07Ga0.93N集电区层、i-In0.07Ga0.93N第一隔离层、AlGaN第一势垒层、i-In0.14Ga0.86N量子阱层、GaN第二势垒层、i-In0.21Ga0.89N第二隔离层、n+-In0.21Ga0.89N发射区层、钝化层、集电区金属电极引脚与发射区金属电极引脚。该种GaN基高压共振隧穿二极管—HVRTD具有正向较高阻断电压和反向超低电阻率的伏安特性，且制造工艺与GaN基集成器件和路(包括电路、光路、磁路、气路、机械路及复合路)的微纳集成制造工艺兼容，非常适用于GaN基集成器件和路的ESD保护应用，可以在近似理想的840ns时间内承受±2000V ESD而确保GaN基集成器件和路不被损毁。
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