-
公开(公告)号：CN112953498A
公开(公告)日：2021-06-11
申请号：CN202110390108.6
申请日：2021-04-12
Applicant: 杭州电子科技大学
IPC: H03K19/003 , H03K19/094
Abstract: 本发明公开了一种带异步置位复位的CMOS混合型SR忆阻锁存器电路，包括二个模块：SR忆阻锁存器模块以及忆阻异步置位复位功能模块。SR忆阻锁存器模块包括第一MOS管T1、第二MOS管T2、第三MOS管T3、第四MOS管T4、第五MOS管T5、第六MOS管T6、第一忆阻器M1、第一反相器N1和第二反相器N2以及第一电阻R1；忆阻异步置位复位功能模块包括第二忆阻器M2、第三忆阻器M3、第四忆阻器M4、第五忆阻器M5以及第三反相器N3；SR忆阻锁存器模块由忆阻器与CMOS混合构成，电路具有非易失性。忆阻异步置位复位功能模块由忆阻器构成的与门和或门构建而成，利用忆阻逻辑门电路最大化简化电路结构从而减少元器件数量。
-
公开(公告)号：CN113285705B
公开(公告)日：2022-05-17
申请号：CN202110456022.9
申请日：2021-04-26
Applicant: 杭州电子科技大学
IPC: H03K19/017
Abstract: 本发明公开了一种混合型CMOS‑忆阻全加器电路，包括第一阈值型忆阻器M1、第二阈值型忆阻器M2、第三阈值型忆阻器M3，第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8，第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5。该电路通过调节忆阻器阻态、CMOS管的导通和截止来实现全加运算的功能，电路结构简单，对忆阻数字逻辑电路的研究具有重大意义。
-
公开(公告)号：CN113098491A
公开(公告)日：2021-07-09
申请号：CN202110278622.0
申请日：2021-03-15
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于阈值型忆阻器的三值逻辑电路，包括第一阈值型忆阻器MT1、第二阈值型忆阻器MT2、第三阈值型忆阻器MT3、第四阈值型忆阻器MT4、第五阈值型忆阻器MT5、第六阈值型忆阻器MT6、第一PMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、第四NMOS晶体管M4、第五PMOS晶体管M5、第六NMOS晶体管M6。该电路将阈值型忆阻器与CMOS混合在电路中实现三值“与非”、“或非”逻辑功能，电路结构更为简洁，且输出逻辑可控，为忆阻器在数字逻辑电路的设计提供了新的思路。
-
公开(公告)号：CN112787657B
公开(公告)日：2022-05-17
申请号：CN202110029649.6
申请日：2021-01-11
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种可编程忆阻器逻辑电路，包括第一阈值型忆阻器Ma、第二阈值型忆阻器Mb、第三阈值型忆阻器Mc、第四阈值型忆阻器Md、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第一电阻R1和第二电阻R2、第一使能端S1、第二使能端S2和第三使能端S3。该电路通过调节使能端来实现在同一电路中完成“与”、“或”、“非”逻辑运算的功能，电路结构简单，功能调节灵活，对基于忆阻器的数字逻辑电路的研究具有重大意义。
-
公开(公告)号：CN112953498B
公开(公告)日：2022-05-03
申请号：CN202110390108.6
申请日：2021-04-12
Applicant: 杭州电子科技大学
IPC: H03K19/003 , H03K19/094
Abstract: 本发明公开了一种带异步置位复位的CMOS混合型SR忆阻锁存器电路，包括二个模块：SR忆阻锁存器模块以及忆阻异步置位复位功能模块。SR忆阻锁存器模块包括第一MOS管T1、第二MOS管T2、第三MOS管T3、第四MOS管T4、第五MOS管T5、第六MOS管T6、第一忆阻器M1、第一反相器N1和第二反相器N2以及第一电阻R1；忆阻异步置位复位功能模块包括第二忆阻器M2、第三忆阻器M3、第四忆阻器M4、第五忆阻器M5以及第三反相器N3；SR忆阻锁存器模块由忆阻器与CMOS混合构成，电路具有非易失性。忆阻异步置位复位功能模块由忆阻器构成的与门和或门构建而成，利用忆阻逻辑门电路最大化简化电路结构从而减少元器件数量。
-
Patent Agency Ranking
公开(公告)号：CN113590082A
公开(公告)日：2021-11-02
申请号：CN202110721815.9
申请日：2021-06-28
Applicant: 杭州电子科技大学
IPC: G06F7/501 , H03K19/0944
Abstract: 本发明公开了一种基于文字运算的三值忆阻全加器电路，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。
-
公开(公告)号：CN113590082B
公开(公告)日：2024-05-03
申请号：CN202110721815.9
申请日：2021-06-28
Applicant: 杭州电子科技大学
IPC: G06F7/501 , H03K19/0944
Abstract: 本发明公开了一种基于文字运算的三值忆阻全加器电路，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。
-
公开(公告)号：CN112332813B
公开(公告)日：2023-08-11
申请号：CN202011282372.X
申请日：2020-11-17
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，电路具有非易失的特点并且带有异步置位复位功能。整个电路包括三个模块：前级忆阻D锁存器模块，后级忆阻D锁存器模块以及异步忆阻置位复位模块。前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及2个CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T10，忆阻器M2电阻R2以及2个CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9，以及2个反相器N7和N8；还有用于时钟输入的2个CMOS反相器N3和N4。电路利用了Biolek阈值型忆阻器，该模型具有阈值特性以及记忆特性，利用这种忆阻器模型使得整个电路结构简单，响应速度快。
-
公开(公告)号：CN113285705A
公开(公告)日：2021-08-20
申请号：CN202110456022.9
申请日：2021-04-26
Applicant: 杭州电子科技大学
IPC: H03K19/017
Abstract: 本发明公开了一种混合型CMOS‑忆阻全加器电路，包括第一阈值型忆阻器M1、第二阈值型忆阻器M2、第三阈值型忆阻器M3，第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8，第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5。该电路通过调节忆阻器阻态、CMOS管的导通和截止来实现全加运算的功能，电路结构简单，对忆阻数字逻辑电路的研究具有重大意义。
-
公开(公告)号：CN113054986A
公开(公告)日：2021-06-29
申请号：CN202110263913.2
申请日：2021-03-11
Applicant: 杭州电子科技大学
IPC: H03K19/00
Abstract: 本发明公开了一种三端可控型忆阻器模拟电路，包括正向滞回控制模块U1，反向滞回控制模块U2，非易失控制模块U3，电压比例控制模块U4，电流转换模块U5。正向滞回控制模块，反向滞回控制模块相连，用于产生双向滞回特性曲线。非易失控制模块与电压比例控制模块相连，实现非易失特性及阻值转换特性。电压比例控制模块输出端与电流转换模块相连，用于产生与忆阻器电流成正比的电压。电流转换模块分别与电压比例控制电路和正向滞回控制模块，反向滞回控制模块相连，用于将电压比例控制模块输出的电压转变为电流以此保证忆阻器模拟电路输入、输出端口具有相同大小的电流。
-
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.03 seconds)
