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公开(公告)号：CN115375973A
公开(公告)日：2022-11-22
申请号：CN202211038910.X
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
IPC: G06V10/774 , G06V10/82 , G06N3/08 , G06N3/04
Abstract: 一种支持脉动阵列进行卷积神经网络模型训练的数据重组方法，属于深度神经网络模型训练技术领域。本发明包括如下步骤：步骤1，正向卷积计算：输入和输出特征图遵循通道优先格式，卷积核遵循卷积核个数优先格式；步骤2，反向计算残差：以步骤1输出特征图的残差作为输入特征图，以步骤1中的卷积核作为卷积核；输入和输出特征图遵循通道优先格式，卷积核遵循卷积核个数优先格式；步骤3，反向计算权重：以步骤1的输入特征图作为输入特征图，以步骤1输出特征图的残差作为卷积核；输入和输出特征图遵循通道优先格式，卷积核遵循通道优先格式。本发明能够提高数据的空间局部性，省去了计算中数排布转换的需求，提升计算效率。
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公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN106126440A
公开(公告)日：2016-11-16
申请号：CN201610459904.X
申请日：2016-06-22
Applicant: 中国科学院计算技术研究所 , 无锡江南计算技术研究所
IPC: G06F12/0811 , G06F12/0897
CPC classification number: G06F12/0811 , G06F12/0897
Abstract: 本发明提出一种改善数据在缓存中空间局部性的缓存方法及装置，涉及高速缓存技术领域，该方法包括设置主缓存与辅缓存，当进行访存操作时，先访问所述主缓存，从访存地址中解析出索引域，根据所述索引域定位所述主缓存中的组相联缓存块；检查所述组相联缓存块的有效位，判断是否命中，若命中，则从命中的缓存块中获取欲访问的数据，否则访问辅缓存，判断是否命中，若命中，从所述辅缓存中获取所述欲访问的数据；若所述辅缓存未命中，则从内存中获取所述欲访问的数据，并将所述欲访问的数据所在的数据块复制到所述主缓存中，将内存中与所述欲访问的数据空间局部性关系最好的数据块复制到所述辅缓存中。
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公开(公告)号：CN102929588B
公开(公告)日：2015-04-08
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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Patent Agency Ranking
公开(公告)号：CN102761473B
公开(公告)日：2015-01-14
申请号：CN201110110822.1
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: H04L12/721 , H04L12/24
Abstract: 一种建立部件模型间通信的模拟方法，包括：将所述部件模型以矩阵形式分布，确定所述矩阵的维数；根据所述部件模型的类型，将所述矩阵分成子矩阵，基于所述矩阵的维数及所述子矩阵在所述矩阵中的位置生成分布表达式；基于所述部件模型在所述矩阵中的位置坐标和待模拟的部件模型间的连接关系生成连接关系表达式；检查所述分布表达式和连接关系表达式的逻辑是否正确，若正确则基于所述连接关系表达式，生成并行事务级模拟系统的描述文件。本发明公开的技术方案提高了并行事务级模拟系统的开发效率，降低了维护部件模型和并行事务级模拟系统的开销。
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公开(公告)号：CN102929588A
公开(公告)日：2013-02-13
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102830952A
公开(公告)日：2012-12-19
申请号：CN201210326452.X
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于指令块的指令发射控制方法及装置、以及处理器。判断处于指令准备发射状态的指令的指令类型。若判定所述处于指令准备发射状态的指令的指令类型是栏栅指令，则进一步判断发射条件；若判定还有更先执行序的指令不能发射，则使得作为栏栅指令的所述处于指令准备发射状态的指令不能发射；若判定更先执行序的指令均能发射或均已发射，则发射作为栏栅指令的所述处于指令准备发射状态的指令。如果判定所述处于指令准备发射状态的指令的指令类型是普通指令，则进一步判断发射条件；若判定还有更先执行序的栏栅指令未发射，则使得作为普通指令的所述处于指令准备发射状态的指令不能发射；若判定无更先执行序的栏栅指令未发射，则发射作为普通指令的所述处于指令准备发射状态的指令。
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公开(公告)号：CN102761472A
公开(公告)日：2012-10-31
申请号：CN201110110820.2
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
Abstract: 一种通信端口的路由方法包括：获取拓扑结构描述文件；获取通信源端的端口的名称；在所述拓扑结构描述文件中查找与所述通信源端的端口对应的通信目的端的端口的名称及通信目的端的标识；记录通信端口信息，基于所述通信端口信息为所述通信源端和通信目的端建立通信端口并配置通信通道。本发明公开的技术方案，降低了部件模型和并行事务级模拟系统之间的耦合度，提高并行事务级模拟系统的开发效率，降低对部件模型和并行事务级模拟系统维护的开销。
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