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公开(公告)号：CN119446218B
公开(公告)日：2025-03-28
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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公开(公告)号：CN119356640B
公开(公告)日：2025-03-04
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
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公开(公告)号：CN119438851A
公开(公告)日：2025-02-14
申请号：CN202510027241.3
申请日：2025-01-08
Applicant: 安徽大学
Abstract: 本发明属于集成电路测试领域，具体涉及一种BTI测试电路、晶圆中MOS管的BTI测试方法与设备。BTI测试电路包括一个由3组以上NMOS管和PMOS管构成的反相器链，以及一个由两个PMOS管和两个NMOS管构成的使能电路。使能电路采用或非门电路或与非门电路的架构；使能电路用于向反相器链输出控制信号，进而使得反相器链上的所有偶数位或所有奇数位上的MOS管处于相同的偏置状态，以支持对状态同步的各个MOS管的BTI效应进行并行测试。该BTI测试电路还可以利用被测电路中的晶体管搭建以进一步降低测试方案的硬件成本和可复用性。该方案解决了现有晶体管BTI测试和芯片可靠性评估的效率较低，成本较高的问题。
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公开(公告)号：CN119380767A
公开(公告)日：2025-01-28
申请号：CN202411512287.6
申请日：2024-10-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419 , H03F3/45
Abstract: 本发明属于集成电路领域，具体涉及一种全摆幅输入型灵敏放大器、模块及芯片。全摆幅输入型灵敏放大器包括输出电路和预充电路、自适应选通电路和失调抑制电路。输出电路采用反相交叉耦合的锁存电路，其中的锁存节点Q和QB作为量化结果的输出节点；预充电路由使能信号SAEN控制启动，并用于在比较前将输出节点拉高至等电位。自适应选通电路为每个输出节点和提供两条分别由NMOS管和PMOS管调控的放电路径，并针对不同摆幅的输入信号自适应选通对应的放电路径，进而实现对两个全摆幅输入信号进行比较。失调抑制电路用于在复位阶段将放电路径中对应位置的电位进行平衡。本发明克服了锁存器型灵敏放大器比较范围有限，失调电压过高的问题。
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公开(公告)号：CN119356639A
公开(公告)日：2025-01-24
申请号：CN202411920531.2
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。
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Patent Agency Ranking
公开(公告)号：CN119248712A
公开(公告)日：2025-01-03
申请号：CN202411747239.5
申请日：2024-12-02
Applicant: 安徽大学
Abstract: 本申请涉及一种浮点数的存内计算方法、存内计算架构和存内计算芯片，该存内计算方法包括：计算目标卷积神经网络在不同卷积量级组合下对测试集的推理精度损失，目标卷积神经网络用于通过多次卷积操作从图像中提取特征信息；在小于目标值的至少一个推理精度损失对应的卷积量级组合中确定一个卷积量级组合作为目标卷积量级组合，目标卷积量级组合包括各次卷积操作的基准量级；对于目标卷积神经网络的任意卷积操作，采用对应的基准量级实现卷积操作的浮点数计算。本发明预先在软件网络层面，通过测试得到适配于目标卷积神经网络的基准量级。不仅提高了浮点数的存内计算效率，同时降低了存储器的芯片面积和功耗。
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公开(公告)号：CN119002859A
公开(公告)日：2024-11-22
申请号：CN202411116710.0
申请日：2024-08-15
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于SRAM的浮点型乘累加快速运算电路及其芯片。该电路基于SRAM阵列及其外围电路设计，其中，SRAM阵列被按列划分为指数和阵列、权重指数阵列和权重尾数阵列。在划分后的SRAM阵列的基础上，浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块。本发明采用全新的高带宽异步指数标准化和指令并行排序的尾数对齐浮点计算流程，可以在指数相加的同时并行查找出最大值，并将尾数对齐中的减法移位按时间周期查找的方式替换，进而在更低的时间、面积和功耗开销下实现浮点型数据的MAC存内计算。
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公开(公告)号：CN115565578B
公开(公告)日：2024-04-09
申请号：CN202211191120.5
申请日：2022-09-28
Applicant: 安徽大学
IPC: G11C11/413 , G11C8/08 , G11C7/12
Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。
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公开(公告)号：CN117079688A
公开(公告)日：2023-11-17
申请号：CN202311175010.4
申请日：2023-09-12
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412 , G06F15/78 , G06F7/544
Abstract: 本发明属于集成电路技术领域，具体涉及一种电流域8TSRAM单元、一种动态自适应量化的存算电路、CIM电路及其芯片。其由2个PMOS管P1～P2，6个NMOS管N1～N6构成；其中，P1、P2、N1～N4构成经典的具有两个存储节点Q和QB的6T存储单元；N5的栅极和漏极与N6的源极相连；N5的源极接信号线NIN；N6的栅极接存储节点Q；N6的漏极接计算位线CBL；所述6T存储单元用于实现数据读写保持功能；N5和N6构成乘法运算部分。自适应乘累加电路中采用了8TSRAM单元，并配置了可以随运算结果自适应调整的采样电流生成电路和参考电流生成电路；以保证输出的表征运算结果的计算电流保持稳定。本发明解决了现有CIM电路方案的性能和能耗难以均衡的问题。
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公开(公告)号：CN115798532A
公开(公告)日：2023-03-14
申请号：CN202211418384.X
申请日：2022-11-14
Applicant: 安徽大学
Abstract: 本发明涉及一种位线泄漏电流补偿和BCAM复用电路及补偿方法。该位线泄漏电流补偿和BCAM复用电路包括由多个SRAM单元组成的存储阵列以及补偿模块；每列SRAM单元共享位线且构成一个基本的存储模块；补偿模块包括8个PMOS管P0～P7和2个补偿电容C1、C2；P0、P1、P2、P3的漏极作为补偿模块的四个输入端与存储模块的四条位线相接；C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的结果输出端；C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时的结果输出端。本发明涉及的补偿模块能够减少因漏电流存在而导致寻址或读取错误的情况。
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