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公开(公告)号：CN102708230A
公开(公告)日：2012-10-03
申请号：CN201210120976.3
申请日：2012-04-23
Applicant: 哈尔滨工业大学
IPC: G06F17/50
Abstract: 一种环形栅器件版图上等效宽度测定方法，涉及抗辐射加固电路领域。为解决现有技术中对于不同形状环形栅器件的参数不确定，具有一定的局限性的问题提供本发明，本发明一种环形栅器件版图上等效宽度测定方法为：首先在环形栅器件版图形成的多边形上测量一条边的漏区侧长度d和源区、漏区最小距离L；然后对环形栅器件版图上的一条边进行分割，分别计算分割后每段的等效宽度，得出这条边的等效宽度，最后分别计算出每条边的等效宽度，相加获得整个环形栅器件版图上的等效宽度。本发明用于各种环形栅器件版图上的等效宽度测定，进而验证环形栅器件版图设计的正确性和利用环形栅器件参数模拟实际电路进行仿真实验。
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公开(公告)号：CN106503392B
公开(公告)日：2019-08-23
申请号：CN201611000399.9
申请日：2016-11-14
Applicant: 哈尔滨工业大学
IPC: G06F17/50
Abstract: 一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法，涉及组合逻辑电路的软错误敏感性评估技术，为了解决现有组合逻辑电路软错误评估方法无法有效的评估单粒子多瞬态的软错误敏感性的问题。步骤一、基于版图布局信息提取有效敏感体，并进行Geant4蒙特卡洛仿真；步骤二、生成“黄金”网表文件以及调用快速SPICE仿真工具进行仿真；步骤三、生成错误注入网表以及调用快速SPICE仿真工具进行仿真；步骤四、根据步骤二及步骤三得到的组合逻辑电路输出端的逻辑状态，得到组合逻辑电路的失效率，根据失效率评估组合逻辑电路的单粒子多瞬态软错误敏感性。本发明适用于评估组合逻辑电路的软错误敏感性。
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公开(公告)号：CN109658962A
公开(公告)日：2019-04-19
申请号：CN201811554118.3
申请日：2018-12-19
Applicant: 哈尔滨工业大学
IPC: G11C11/413 , G11C7/24
Abstract: 一种抗单粒子多节点翻转的近阈值SRAM存储单元，它涉及一种SRAM存储单元，本发明要解决目前没有既能在近阈值或亚阈值电压区域工作，又能有效抵抗单粒子多节点翻转效应的SRAM存储单元结构的问题，本发明通过设计冗余加固技术以及合理的结构设计，增加了电路的内部节点数量从而达到抗单粒子翻转的目的；通过极性加固技术，对电路结构中的特定节点进行了抗单粒子翻转加固保护；此外，还通过版图加固技术，实现了对可能发生多节点翻转的节点对的隔离。在电路级和版图级加固的联合作用下，所提出的近阈值SRAM存储单元具备抵抗单粒子多节点翻转的能力。满足了低电压应用领域对抗单粒子多节点翻转近阈值SRAM存储单元的设计需求。
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公开(公告)号：CN109637567A
公开(公告)日：2019-04-16
申请号：CN201811554714.1
申请日：2018-12-19
Applicant: 哈尔滨工业大学
IPC: G11C7/24 , G11C11/413
CPC classification number: G11C7/24 , G11C11/413
Abstract: 一种监测触发器是否发生翻转的边沿检测电路及触发器，它涉及一种边沿检测电路及触发器。本发明要解决SETTOFF触发器对SEU软错误的在线监测和修正以及检测SET和TE错误过程中，SETTOFF触发器中原沿检测(TD)电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计，从而增大了TD电路输入和输出之间的传播延迟，进而产生毛刺脉冲引发流水线的重写操作的问题。本发明设计了用于监测流水线中的触发器是否发生翻转的沿检测电路，并且通过合理的监测机制实现了对D触发器单粒子翻转效应的监测和纠正以及对单粒子瞬态效应和时序错误的监测功能，本发明应用于触发器领域。
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公开(公告)号：CN106095610B
公开(公告)日：2018-11-02
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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Patent Agency Ranking
公开(公告)号：CN107301881A
公开(公告)日：2017-10-27
申请号：CN201710523101.0
申请日：2017-06-30
Applicant: 哈尔滨工业大学
IPC: G11C29/42 , G11C11/413
Abstract: 本发明涉及抗辐射加固电路领域，具体涉及一种基于4位相邻和3位突发纠错码的SRAM存储器抗辐射加固方法及存储器系统，本发明为了解决现有技术的编码电路复杂、难以保证存储器可靠性的缺点，而提出一种基于4位相邻和3位突发纠错码的SRAM存储器加固方法及存储器系统。首先规定设计规则，然后基于传统的递归回溯算法，开发了具有权重限制功能和搜索状态记忆的新算法来查找符合这些规则的编码的矩阵。利用该算法找到了16、32和64位数据位的四位相邻纠错码的矩阵。最后根据提出的编码矩阵利用硬件描述语言实现编码器与解码器电路，完成对存储器的加固设计。本发明中的编码在实现纠正能力扩展的同时具有中等面积和延迟开销。本发明适用于SRAM存储器的加固。
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公开(公告)号：CN106503392A
公开(公告)日：2017-03-15
申请号：CN201611000399.9
申请日：2016-11-14
Applicant: 哈尔滨工业大学
IPC: G06F17/50
Abstract: 一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法，涉及组合逻辑电路的软错误敏感性评估技术，为了解决现有组合逻辑电路软错误评估方法无法有效的评估单粒子多瞬态的软错误敏感性的问题。步骤一、基于版图布局信息提取有效敏感体，并进行Geant4蒙特卡洛仿真；步骤二、生成“黄金”网表文件以及调用快速SPICE仿真工具进行仿真；步骤三、生成错误注入网表以及调用快速SPICE仿真工具进行仿真；步骤四、根据步骤二及步骤三得到的组合逻辑电路输出端的逻辑状态，得到组合逻辑电路的失效率，根据失效率评估组合逻辑电路的单粒子多瞬态软错误敏感性。本发明适用于评估组合逻辑电路的软错误敏感性。
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公开(公告)号：CN104796157A
公开(公告)日：2015-07-22
申请号：CN201510201240.2
申请日：2015-04-24
Applicant: 哈尔滨工业大学
IPC: H03M13/11
Abstract: 存储器抗多位翻转分块矩阵码加固方法，涉及抗辐射加固电路领域。解决了目前错误纠正码存在纠错能力低、可靠性差、硬件性能开销大、成本高的问题。本发明是将要保护的数据在逻辑上进行模块划分及矩阵布局，通过相应的编码模块和译码模块，使得在具有高水平纠正能力的同时，消耗很小的面积和功耗开销；并且，用户可以根据不同需求，调整数据矩阵的参数，在纠正能力和性能开销之间进行权衡，得到最优方案；相比较传统的二维码的纠正能力更强，甚至比差集码的纠正能力还要强，并且具有比差集码的低面积和更小的功能开销的特性，适用于对可靠性和性能要求较高的存储器。
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公开(公告)号：CN104616699A
公开(公告)日：2015-05-13
申请号：CN201510100847.1
申请日：2015-03-07
Applicant: 哈尔滨工业大学
IPC: G11C29/42
Abstract: 负偏压温度不稳定性影响下存储器抗多位翻转可靠性评估模型的设计方法，涉及抗辐射加固电路领域，具体涉及一种存储器在多位翻转效应下可靠性评估模型的设计方法。为了解决现有的存储器抗多位翻转可靠性评估模型设计方法设计出的模型评估准确率低的问题。本发明分析NBTI效应对临界电荷的影响，得到NBTI效应与临界电荷的对应值以及对应关系；统计EventSBU和EventMBU，得到不同临界电荷的存储器发生MBUs事件的概率；根据MBUs事件概率与NBTI应力时间的关系曲线，建立考虑NBTI效应的多位翻转事件概率模型；最终得到未使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型和使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型。本发明适用于抗辐射加固电路领域。
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公开(公告)号：CN103778954A
公开(公告)日：2014-05-07
申请号：CN201410062259.9
申请日：2014-02-24
Applicant: 哈尔滨工业大学
IPC: G11C11/413
Abstract: 抗多节点翻转的存储器，涉及集成电路领域。本发明是为了降低甚至消除SEU效应在存储器中的影响。它具有对存储单元发生单节点翻转和多节点翻转时的容错保护功能，它包括两个PMOS存取晶体管以及一个上拉网络和一个下拉网络构成的堆栈结构。所述的一个上拉网络和一个下拉网络构成的堆栈结构（stacked？structure），由PMOS晶体管P1、P2、P3、P4、P5和P6同NMOS晶体管N1、N2、N3和N4共同组成。它的一个作用是来降低存储单元的功耗。本发明可以对于存储器中任意单个节点的翻转进行加固，还可以对固定的两个节点进行抗多节点翻转容错，而不依赖于存储器所存储的值。
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