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公开(公告)号：CN108233921A
公开(公告)日：2018-06-29
申请号：CN201711146256.3
申请日：2017-11-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种锁相环(Phase‑Locked‑Loop，PLL)电路包括：参考锁相环电路，被配置成产生参考时钟信号；单一时钟树电路，耦合到所述参考锁相环电路，且被配置成分配所述参考时钟信号；以及多个指定锁相环电路，耦合到所述时钟树电路，其中所述指定锁相环电路分别被配置成经由所述单一时钟树电路接收所分配的所述参考时钟信号并基于所述参考时钟信号来提供各自的时钟信号。
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公开(公告)号：CN103425812B
公开(公告)日：2016-11-23
申请号：CN201210559158.3
申请日：2012-12-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/00 , G06F17/5009 , G06F17/5045 , G06F17/5068 , G06F19/00 , G06F2217/12 , G21K5/00
Abstract: 一种电路设计系统包括被配置成生成用于电路的原理图信息和预着色信息的原理图设计工具。电路设计系统还包括被配置成在非暂时性计算机可读介质上存储原理图信息和预着色信息的网表文件以及被配置成从网表文件中提取预着色信息的提取工具。包括在电路设计系统中的布局设计工具被配置成基于原理图信息和预着色信息设计至少一个掩模。电路设计系统进一步包括被配置成将至少一个掩模与原理图信息和预着色信息进行比较的布局与原理图比较工具。本发明还提供了半导体器件设计系统及其使用方法。
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公开(公告)号：CN103425812A
公开(公告)日：2013-12-04
申请号：CN201210559158.3
申请日：2012-12-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/00 , G06F17/5009 , G06F17/5045 , G06F17/5068 , G06F19/00 , G06F2217/12 , G21K5/00
Abstract: 一种电路设计系统包括被配置成生成用于电路的原理图信息和预着色信息的原理图设计工具。电路设计系统还包括被配置成在非暂时性计算机可读介质上存储原理图信息和预着色信息的网表文件以及被配置成从网表文件中提取预着色信息的提取工具。包括在电路设计系统中的布局设计工具被配置成基于原理图信息和预着色信息设计至少一个掩模。电路设计系统进一步包括被配置成将至少一个掩模与原理图信息和预着色信息进行比较的布局与原理图比较工具。本发明还提供了半导体器件设计系统及其使用方法。
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公开(公告)号：CN102681954A
公开(公告)日：2012-09-19
申请号：CN201110308564.8
申请日：2011-10-12
Applicant: 台湾积体电路制造股份有限公司
Inventor： 张智贤
IPC: G06F13/38
CPC classification number: G06F13/4072
Abstract: 本发明公开了使用总线倒置以减少同时信号切换，具体公开了一种方法，包括：接收多个第一并行数据；生成多个第一编码数据，其中，多个第一编码数据中的每个与多个第一并行数据中相应的一个相同；以及，将多个第一编码数据同时传输至多个并行总线线路，其中，多个第一编码数据中的每一个分别由多个并行总线线路中相应的一个传输。该方法进一步包括：接收多个第二并行数据；生成多个第二编码数据，其中，多个第二编码数据中的每个与多个第二并行数据中相应的一个反相；以及将多个第二编码数据同时传输至多个并行总线线路，其中，多个第二编码数据中的每一个分别由多个总线线路中相应的一个传输。
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公开(公告)号：CN113571514B
公开(公告)日：2024-04-12
申请号：CN202110467367.4
申请日：2021-04-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种IC结构包括电阻器电路和晶体管。电阻器电路包括：第一金属电阻器带，位于半导体衬底上方；以及第一金属线和第二金属线，在第一金属电阻器带上方的同一层级高度上延伸。第一金属电阻器带是伪栅极。第一金属线和第二金属线两者与第一金属电阻器带重叠并且电连接到第一金属电阻器带。晶体管包括金属栅极带，其与第一金属带处于相同层级高度，并与第一金属电阻器带平行地延伸。本申请的实施例提供了集成电路结构及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN115459767A
公开(公告)日：2022-12-09
申请号：CN202210666054.6
申请日：2022-06-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路器件包括数控振荡器(DCO)、两个电荷共享电容器、两个电荷共享开关、两个预充电开关和两个DAC。DCO具有第一反相器和第二反相器。第一电荷共享电容器的第一端子通过第一电荷共享开关耦接到第一反相器的输入端子。第一DAC具有通过第一预充电开关耦接到第一电荷共享电容器的第一端子的输出端子。第二电荷共享电容器的第一端子通过第二电荷共享开关耦接到第二反相器的输入端子或输出端子。第二DAC具有通过第二预充电开关耦接到第二电荷共享电容器的第一端子的输出端子。本申请的实施例还涉及一种操作数控振荡器的方法。
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公开(公告)号：CN114726353A
公开(公告)日：2022-07-08
申请号：CN202110302085.9
申请日：2021-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K17/28
Abstract: 本揭露提供一种延迟电路及延迟方法。一相位侦测器用以接收第一时脉信号及第二时脉信号及产生一数字信号，数字信号指示第一时脉信号的一相位与第二时脉信号的一相位之间的一关系。一相位累加器电路用以接收数字信号并基于数字信号在多个时脉循环上的值而产生一相位信号。一解码器用以接收相位信号，且基于相位信号产生一数字控制字元。一延迟元件用以接收数字控制字元。延迟元件进一步用以通过根据数字控制字元修改第二时脉信号的相位来改变第一时脉信号的相位与第二时脉信号的相位之间的关系。
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公开(公告)号：CN113315508A
公开(公告)日：2021-08-27
申请号：CN202110210081.8
申请日：2021-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 本揭露提供了用于决定周期性输入信号的工作循环的方法及电路。延迟元件用以基于数字控制字元来延迟周期性输入信号。数字电路用以：产生用于使周期性输入信号延迟第一时间量的第一数字控制字元，此第一时间量对应于周期性输入信号的周期；产生用于使周期性输入信号延迟第二时间量的第二数字控制字元，此第二时间量对应于周期性输入信号具有逻辑位准高值的一部分；以及产生用于使周期性输入信号延迟第三时间量的第三数字控制字元，此第三时间量对应于周期性输入信号具有逻辑位准低值的一部分。控制器用以基于第一、第二及第三数字控制字元来决定工作循环。
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公开(公告)号：CN113141178A
公开(公告)日：2021-07-20
申请号：CN202110055298.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种延迟锁相环包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量。延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。本发明的实施例还提供了一种配置延迟单元的泵电流比的方法。
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公开(公告)号：CN113054955A
公开(公告)日：2021-06-29
申请号：CN202011565324.1
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/135
Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。
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