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公开(公告)号：CN102760176B
公开(公告)日：2015-02-11
申请号：CN201110110834.4
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统，所述方法包括：加载目标系统模型，根据所述目标系统模型创建至少一个仿真线程；依次执行所述仿真线程，将执行仿真线程产生的仿真事件加入事件队列，所述仿真事件记录待触发的仿真线程的线程号；调取所述事件队列中的仿真事件，调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程，将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制，加快了仿真速度，同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。
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公开(公告)号：CN102760176A
公开(公告)日：2012-10-31
申请号：CN201110110834.4
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统，所述方法包括：加载目标系统模型，根据所述目标系统模型创建至少一个仿真线程；依次执行所述仿真线程，将执行仿真线程产生的仿真事件加入事件队列，所述仿真事件记录待触发的仿真线程的线程号；调取所述事件队列中的仿真事件，调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程，将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制，加快了仿真速度，同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。
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公开(公告)号：CN101989942B
公开(公告)日：2012-10-31
申请号：CN200910165362.5
申请日：2009-08-07
Applicant: 无锡江南计算技术研究所
IPC: H04L12/40 , H04L12/437
Abstract: 一种仲裁控制方法、应用该仲裁控制方法的通信方法、仲裁器和应用该仲裁器的通信系统，其中，所述仲裁控制方法包括：对通信请求进行排序，所述排序与所述通信请求的链路距离和提交时间相关；对排序的所述通信请求进行筛选并提交筛选后的通信请求；根据所提交的通信请求的类型，对所述通信请求进行仲裁，返回仲裁失败响应或仲裁成功响应；根据所述仲裁响应，更新链路记录和信用记录。本发明通过对通信资源信用和链路的集中管理和分配，简化了仲裁过程，提高了流水仲裁能力和链路的通信效率。
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公开(公告)号：CN102446159A
公开(公告)日：2012-05-09
申请号：CN201010508870.1
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 一种多核处理器的数据管理方法及装置，所述多核处理器包括处理器核心阵列和处理器核心互连结构，所述处理器核心阵列包括多个处理器核心，所述处理器核心包括具有多个存储单元的核内存储器，所述处理器核心互连结构用于所述处理器核心阵列中任意两处理器核心间的通信，所述方法包括：对所述处理器核心的核内存储器的存储单元分配存储地址；根据所述存储单元的存储地址在至少一个处理器核心的核内存储器和主存之间进行数据传输。本发明提高了数据的读写效率，利用批量化的访存方式，将多次数据访问合并，避免了零散访问主存的效率损失问题，并提供了多种编址方式和相应的数据传输方式，能够满足多种计算过程的应用需要。
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公开(公告)号：CN102446087A
公开(公告)日：2012-05-09
申请号：CN201010508876.9
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种指令预取方法与预取装置。所述指令预取装置，用于向处理器核心提供指令预取服务，包括：取指控制单元，用于接收处理器核心提供的预取请求，基于所述预取请求在指令缓存单元搜索与所述预取请求对应的指令，或指示指令缓存单元从片外主存中获取与所述预取请求对应的指令；基于所述预取请求指示指令缓存单元将与预取请求对应的指令提供给处理器核心；指令缓存单元，用于存储指令；响应所述取指控制单元的指示，从片外主存中获取与所述预取请求对应的指令，以及将与预取请求对应的指令提供给处理器核心。本发明的指令预取方法与预取装置以较为简便的方式实现了多核处理器的指令预取，简化了硬件指令存储的管理逻辑，提高了处理器的处理效率。
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Patent Agency Ranking
公开(公告)号：CN115375973A
公开(公告)日：2022-11-22
申请号：CN202211038910.X
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
IPC: G06V10/774 , G06V10/82 , G06N3/08 , G06N3/04
Abstract: 一种支持脉动阵列进行卷积神经网络模型训练的数据重组方法，属于深度神经网络模型训练技术领域。本发明包括如下步骤：步骤1，正向卷积计算：输入和输出特征图遵循通道优先格式，卷积核遵循卷积核个数优先格式；步骤2，反向计算残差：以步骤1输出特征图的残差作为输入特征图，以步骤1中的卷积核作为卷积核；输入和输出特征图遵循通道优先格式，卷积核遵循卷积核个数优先格式；步骤3，反向计算权重：以步骤1的输入特征图作为输入特征图，以步骤1输出特征图的残差作为卷积核；输入和输出特征图遵循通道优先格式，卷积核遵循通道优先格式。本发明能够提高数据的空间局部性，省去了计算中数排布转换的需求，提升计算效率。
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公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN102929588B
公开(公告)日：2015-04-08
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102761473B
公开(公告)日：2015-01-14
申请号：CN201110110822.1
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: H04L12/721 , H04L12/24
Abstract: 一种建立部件模型间通信的模拟方法，包括：将所述部件模型以矩阵形式分布，确定所述矩阵的维数；根据所述部件模型的类型，将所述矩阵分成子矩阵，基于所述矩阵的维数及所述子矩阵在所述矩阵中的位置生成分布表达式；基于所述部件模型在所述矩阵中的位置坐标和待模拟的部件模型间的连接关系生成连接关系表达式；检查所述分布表达式和连接关系表达式的逻辑是否正确，若正确则基于所述连接关系表达式，生成并行事务级模拟系统的描述文件。本发明公开的技术方案提高了并行事务级模拟系统的开发效率，降低了维护部件模型和并行事务级模拟系统的开销。
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