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公开(公告)号：CN115527848A
公开(公告)日：2022-12-27
申请号：CN202110706098.2
申请日：2021-06-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/3065 , H01L21/033
Abstract: 本发明涉及一种SiC沟槽的刻蚀方法，属于半导体加工技术领域，用于解决刻蚀后沟槽的侧壁粗糙度远高于外延和抛光过的晶圆表面，过高的粗糙度会降低导电沟道的迁移率和栅氧可靠性的问题。所述方法包括：在碳化硅基质表面制备图形化的掩膜层；对所述掩膜层进行图形优化；利用所述图形优化后的掩膜层对所述碳化硅基质进行刻蚀。本发明提供的技术方案能够降低刻蚀后碳化硅的侧壁粗糙度和表面波纹度，并保证器件的电学性能。
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公开(公告)号：CN112802748B
公开(公告)日：2022-12-27
申请号：CN202011642789.2
申请日：2020-12-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/324 , H01L21/335
Abstract: 本公开提供了一种降低氮化镓器件台面隔离漏电流的方法，包括：制备氮化镓器件，自下而上顺次包括衬底、外延结构层和电极层；采用ICP刻蚀氮化镓器件的外延结构层，形成台面结构；在快速退火炉中进行退火处理，修复刻蚀损伤；退火处理时，选用气体为O2、N2、Ar中的一种或几种，温度范围为300℃～550℃，退火所用时间范围为60s～180s。本公开工艺简单，降低漏电流效果明显，能够显著提升器件的电学性能。
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公开(公告)号：CN111509036B
公开(公告)日：2022-11-08
申请号：CN202010369832.6
申请日：2020-04-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/51 , H01L21/336
Abstract: 本发明涉及一种匹配氮化镓材料的低界面态复合介质结构及制备方法，属于半导体技术领域，用于解决现有技术中介质与(Al,In)GaN材料之间居高不下的界面态问题。本发明低界面态复合介质结构，包括：(Al,In)GaN基板、Si2N2O层和位于(Al,In)GaN基板与Si2N2O层之间的Ga2O3层；(Al,In)GaN为GaN、Al1‑mGamN、In1‑mGamN或AlnIn1‑m‑nGamN，0＜m≤1，0≤n＜1。本发明有效降低界面态密度，有利于解决长期困扰III族氮化物(III‑N)体系的界面态问题，推动III‑N电子器件的规模化和实用化。
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公开(公告)号：CN115132837A
公开(公告)日：2022-09-30
申请号：CN202110321049.7
申请日：2021-03-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L21/335 , H01L29/423
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于在钝化处理过程中保护异质结构不受损伤，抑制栅极漏电，从而提高半导体器件的良率。所述半导体器件包括：衬底；形成在衬底上的异质结构；异质结构具有源/漏极形成区和栅极形成区；源/漏极形成区和栅极形成区之间具有间隔；形成在源/漏极形成区的源/漏极；形成在栅极形成区和间隔上的钝化保护层；形成在钝化保护层位于栅极形成区的部分上的栅极；覆盖在栅极和钝化保护层上的钝化层；钝化层保护层用于隔离钝化层和异质结构。所述半导体器件的制造方法用于制造所述半导体器件。
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公开(公告)号：CN114783862A
公开(公告)日：2022-07-22
申请号：CN202110088948.7
申请日：2021-01-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/3105
Abstract: 本发明提供了一种提高SiC场效应晶体管中栅氧化层可靠性的方法，该方法通过在三种加工环境下，采用不同的气体对SiO2栅氧化层依次进行三次退火处理，以降低SiO2栅氧化层界面处的C相关缺陷。也就是说，通过三次连续的退火处理，可以处理掉SiC场效应晶体管中SiO2栅氧化层界面处的多种陷阱和缺陷，界面质量得到优化，致密性得到增强，漏电流减小，可靠性得到提升，进而提高SiC场效应晶体管的性能。
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Patent Agency Ranking
公开(公告)号：CN114497208A
公开(公告)日：2022-05-13
申请号：CN202011275475.3
申请日：2020-11-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L29/40 , H01L29/417 , H01L29/423 , H01L21/66
Abstract: 本公开提供一种高电子迁移率晶体管器件及测试方法，该器件包括：源极(6)，其与源极测试电极布局(13)连接；漏极(7)，其与漏极测试电极布局(14)连接；栅极(8)，其位于源极(6)和漏极(7)之间，与栅极测试电极布局(15)连接；场板(10)，其位于栅极(8)和漏极(7)之间，与场板测试电极布局(16)连接；其中，源极测试电极布局(13)、漏极测试电极布局(14)、栅极测试电极布局(15)及场板测试电极布局(16)相互之间电气绝缘。该器件可将射频信号和直流信号分开添加偏置，用以提升器件的功率效率特性；另外，场板偏置在不同状态下，对栅下电场具有不同的抑制效果，提高了器件工作电压，进一步实现高功率应用。
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公开(公告)号：CN114465622A
公开(公告)日：2022-05-10
申请号：CN202210129685.4
申请日：2022-02-11
Applicant: 中国科学院微电子研究所
IPC: H03M1/10
Abstract: 本发明公开一种流水线模数转换器误差提取方法、装置、设备及介质，涉及数字模拟技术领域，用于解决现有技术中误差影响整体ADC的线性度的问题。包括：在模拟域中获取伪随机噪声序列，将伪随机噪声序列输入流水线模数转换器中，得到转换后的数字信号；在数字域中基于所述数字信号提取流水线模数转换器的误差，并对所述误差进行校准。通过多电平平均分配的随机Dither技术，可以实现在没有信号输入或者任意幅度信号输入情况下的级间增益误差校准与记忆效应误差校准，提升整体的线性度。同时基于该技术，可以对流水线ADC的频谱杂散起到较好的打散作用，进一步改善其整体的无杂散动态范围。
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公开(公告)号：CN109244126B
公开(公告)日：2021-10-08
申请号：CN201811004022.X
申请日：2018-08-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；CJI掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm。
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公开(公告)号：CN109216436B
公开(公告)日：2021-08-03
申请号：CN201811065180.6
申请日：2018-09-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N‑外延层，所述N‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
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公开(公告)号：CN108346688B
公开(公告)日：2021-03-02
申请号：CN201810075436.5
申请日：2018-01-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/329 , H01L29/872
Abstract: 本公开提供了一种具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法，包括多个第一CSL电流输运层和多个第二CSL电流输运层；第一CSL电流输运层上有选择性P++‑SiC区域环，P++‑SiC区域环上是与之对应的凹槽结构，凹槽结构上有肖特基接触电极；第二CSL电流输运层上直接是肖特基接触电极；肖特基接触电极外围设有多个P+‑SiC保护环和一个N+场截止环；肖特基接触电极边缘的设有SiO2钝化层。本公开采用凹槽技术加上P++深注入的综合技术降低芯片表面电场，减小肖特基势垒的降低效应，抑制漏电流，并优化配合CSL传输层结构大大增加电流导通能力，降低器件电学特性的温度依赖性和敏感性，在反向击穿特性不受影响下的情况下，获得高温大电流SiC电力电子器件，工艺简单、可重复。
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