公开(公告)号：CN119673764A

公开(公告)日：2025-03-21

申请号：CN202311198280.7

申请日：2023-09-18

Applicant: 中国科学院微电子研究所

Inventor： 武伟超 ,  魏珂 ,  张睿哲 ,  王建超 ,  何晓强 ,  张昇 ,  张一川 ,  吴嵩

IPC: H01L21/28 ,  H10D64/27 ,  H10D30/47 ,  H01L21/311

Abstract: 本发明涉及一种T型栅及改善T型栅栅帽底部边缘形貌的方法，属于半导体材料技术领域，用于解决现有技术中薄膜层会造成栅帽底部边缘轮廓出现“伞状”外溢，进而影响器件的稳定性的问题。本发明公开了一种改善T型栅栅帽底部边缘形貌的方法，所述的方法包括第一光刻层/薄膜层/第三光刻层三层胶结构的制备，所述的薄膜层的材料为Al2O3。本发明的方法将T‑gate器件双层胶匀涂工艺中间层的薄膜层选择为Al2O3，降低了上层光刻胶显影时对薄膜层金属的过快钻蚀，抑制了腐蚀区域两侧外扩的现象，优化了T‑gate器件结构栅帽金属边缘的陡直度情况，改善了T型栅形貌工艺的稳定性，从而提高了T型栅工艺的稳定性。

公开(公告)号：CN114792081B

公开(公告)日：2025-03-21

申请号：CN202110109527.8

申请日：2021-01-25

Applicant: 中国科学院微电子研究所 ,  西安电子科技大学

Inventor： 陈晓娟 ,  刘新宇 ,  丁武昌 ,  张昇 ,  李艳奎 ,  刘果果 ,  袁婷婷 ,  郑英奎 ,  魏珂 ,  金智

IPC: G06F30/373

Abstract: 本发明涉及一种适用于划片后分立器件的提参建模方法，包括：将左侧焊盘、划片后的待测器件和右侧焊盘通过金丝键合方式连接成GSG在片测试结构；测量得到由左、右侧焊盘引起的左、右两侧补偿网络的容性补偿参数；基于左、右侧焊盘分别与待测器件之间的直通距离分别确定由金丝键合的金丝线引起的左、右两侧补偿网络的感性补偿参数；根据左、右两侧补偿网络的感性补偿参数和容性补偿参数确定左、右两侧补偿网络的S参数；将左、右两侧补偿网络的S参数分别添加至矢量网络分析仪的测试校准补偿数据的输入和输出端，以去除GSG在片测试结构布线影响。本发明可以快速有效的获得精确的大信号模型，规避了器件工艺的片间不均匀所带来的模型变动。

公开(公告)号：CN112928022B

公开(公告)日：2023-07-25

申请号：CN202110127910.6

申请日：2021-01-29

Applicant: 中国科学院微电子研究所

Inventor： 李佳 ,  魏珂 ,  袁婷婷 ,  张昇 ,  杜泽浩

IPC: H01L21/335 ,  H01L21/311 ,  H01L29/06 ,  H01L29/778

Abstract: 本发明公开了一种高电子场效应晶体管及其制作方法，所述制作方法包括：制备无凹栅槽的HEMT器件，包括：半导体衬底：位于所述半导体衬底表面的缓冲层；位于所述缓冲层背离所述半导体衬底一侧的势垒层；以及位于所述势垒层背离所述缓冲层一侧的钝化层；对所述钝化层进行刻蚀，形成露出所述势垒层的第一窗口；在所述第一窗口露出的所述势垒层表面形成氧化层；基于所述第一窗口刻蚀去除所述氧化层以及部分所述势垒层。应用本发明提供的技术方案，可以有效提高AlGaN/GaN HEMT凹栅槽刻蚀重复性以及平整度，降低刻蚀随机性，提高器件性能。

公开(公告)号：CN113725288A

公开(公告)日：2021-11-30

申请号：CN202110888711.7

申请日：2021-08-03

Applicant: 中国科学院微电子研究所 ,  天津环鑫科技发展有限公司

Inventor： 张昇 ,  魏珂 ,  王鑫华 ,  刘新宇 ,  王万礼 ,  张新玲 ,  张俊芳

IPC: H01L29/423 ,  H01L29/778 ,  H01L21/28 ,  H01L21/335

Abstract: 一种高电子迁移率晶体管的栅结构，包括：栅极，设于高电子迁移率晶体管的源极和漏极之间，两个栅下凹槽，刻蚀形成于高电子迁移率晶体管的势垒层，栅极的栅脚设于两个栅下凹槽之间，其中，部分栅脚至少设于两个栅下凹槽其中一个中。本公开还提供了该栅结构的制备方法。本公开提供的一种高电子迁移率晶体管的栅结构，可以有效调节高电子迁移率晶体管内部的电场分布，以提高其工作电压，增大其输出功率，还可以通过调节栅极的位置，提高高电子迁移率晶体的栅控能力。

公开(公告)号：CN112599589A

公开(公告)日：2021-04-02

申请号：CN202011496951.4

申请日：2020-12-17

Applicant: 中国科学院微电子研究所

Inventor： 杜泽浩 ,  魏珂 ,  陈晓娟 ,  张昇

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/778 ,  H01L21/335

Abstract: 本发明公开了一种半导体器件及制备方法，包括：衬底、外延层、势垒层、钝化层、源电极、漏电极、栅电极、跨栅场板和空气层；所述衬底、所述外延层、所述势垒层自底向上依次设置；所述源电极、所述漏电极和所述栅电极位于所述势垒层上，所述钝化层覆盖所述势垒层上所述源电极、所述漏电极和所述栅电极之间的区域；所述跨栅场板没入所述钝化层且横跨所述栅电极，以提高所述半导体器件的击穿电压。本发明公开的半导体器件，在提高器件击穿电压的同时可以保证较小的寄生电容。

公开(公告)号：CN117672832A

公开(公告)日：2024-03-08

申请号：CN202211050396.1

申请日：2022-08-30

Applicant: 中国科学院微电子研究所

Inventor： 王建超 ,  魏珂 ,  张睿哲 ,  张昇 ,  张一川 ,  何晓强 ,  王鑫华 ,  刘新宇

IPC: H01L21/28

Abstract: 本发明提供一种栅极结构的制备方法，该制备方法包括：在基片上涂第一光刻胶，形成第一光刻层；在第一光刻层上形成第一刻蚀窗口，第一刻蚀窗口定义基础栅极结构的形状和位置；在第一刻蚀窗口内形成基础栅极结构；涂覆第二光刻胶，形成第二光刻层，第二光刻层覆盖基础栅极结构；去除基础栅极结构正上方的第二光刻胶，形成第二刻蚀窗口，第二刻蚀窗口定义加厚栅极结构的形状和位置；利用化学镀金法在第二刻蚀窗口内形成加厚栅极结构；清除基片上所有的光刻胶。本发明能够在增加栅极厚度的同时，降低器件的制备成本，提高器件的成品率。

公开(公告)号：CN115966603A

公开(公告)日：2023-04-14

申请号：CN202111177142.1

申请日：2021-10-09

Applicant: 中国科学院微电子研究所

Inventor： 何晓强 ,  魏珂 ,  刘果果 ,  郑英奎 ,  黄森 ,  王鑫华 ,  张一川 ,  张昇 ,  张睿哲

IPC: H01L29/778 ,  H01L29/423 ,  H01L21/335

Abstract: 本发明涉及一种高线性HEMT器件及其制备方法，旨在提高HEMT器件的线性度，从结构优化的途径来尽量避免因器件非线性因素所带来的跨导滚降，以及跨导导数变化过大造成跨导尖峰现象等非线性问题。本发明的第一方面提供一种高线性HEMT器件，包括：衬底，以及在所述衬底上由下至上依次堆叠的成核层、缓冲层、势垒层和钝化层；其中，所述钝化层设有栅槽，所述栅槽底部位于所述势垒层中，所述栅槽内设置有栅极；所述栅极的两侧分别设有源极和漏极，源极和漏极均与所述缓冲层欧姆接触；所述栅槽的底部具有以下形状：沿所述栅极的宽度方向，栅槽的底部呈凹凸不平状，由凹单元和凸单元间隔分布，且呈规律的周期性变化分布。

公开(公告)号：CN115132837A

公开(公告)日：2022-09-30

申请号：CN202110321049.7

申请日：2021-03-25

Applicant: 中国科学院微电子研究所

Inventor： 张尚伟 ,  魏珂 ,  张昇 ,  陈晓娟 ,  张一川 ,  郑英奎 ,  黄森 ,  王鑫华 ,  刘新宇

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/423

Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于在钝化处理过程中保护异质结构不受损伤，抑制栅极漏电，从而提高半导体器件的良率。所述半导体器件包括：衬底；形成在衬底上的异质结构；异质结构具有源/漏极形成区和栅极形成区；源/漏极形成区和栅极形成区之间具有间隔；形成在源/漏极形成区的源/漏极；形成在栅极形成区和间隔上的钝化保护层；形成在钝化保护层位于栅极形成区的部分上的栅极；覆盖在栅极和钝化保护层上的钝化层；钝化层保护层用于隔离钝化层和异质结构。所述半导体器件的制造方法用于制造所述半导体器件。

公开(公告)号：CN114497208A

公开(公告)日：2022-05-13

申请号：CN202011275475.3

申请日：2020-11-13

Applicant: 中国科学院微电子研究所

Inventor： 张昇 ,  魏珂 ,  陈晓娟 ,  刘新宇

IPC: H01L29/778 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L21/66

Abstract: 本公开提供一种高电子迁移率晶体管器件及测试方法，该器件包括：源极(6)，其与源极测试电极布局(13)连接；漏极(7)，其与漏极测试电极布局(14)连接；栅极(8)，其位于源极(6)和漏极(7)之间，与栅极测试电极布局(15)连接；场板(10)，其位于栅极(8)和漏极(7)之间，与场板测试电极布局(16)连接；其中，源极测试电极布局(13)、漏极测试电极布局(14)、栅极测试电极布局(15)及场板测试电极布局(16)相互之间电气绝缘。该器件可将射频信号和直流信号分开添加偏置，用以提升器件的功率效率特性；另外，场板偏置在不同状态下，对栅下电场具有不同的抑制效果，提高了器件工作电压，进一步实现高功率应用。

公开(公告)号：CN119965084A

公开(公告)日：2025-05-09

申请号：CN202311466217.7

申请日：2023-11-06

Applicant: 中国科学院微电子研究所

Inventor： 周爱玲 ,  魏珂 ,  刘新宇 ,  王鑫华 ,  张昇 ,  何晓强 ,  张睿哲 ,  王建超

IPC: H01L21/3065 ,  H10D64/27 ,  H10D30/47

Abstract: 本发明公开了一种槽形结构的刻蚀控制方法以及槽型结构，涉及半导体器件技术领域，以提供一种能够解决在利用等离子体刻蚀方法对栅槽进行刻蚀时，常规刻蚀利用固定值输入功率射频源对帽层势垒层进行刻蚀的方法在栅槽表面造成损伤，破坏界面，进而影响高频下的器件特性的技术方案。所述槽形结构的刻蚀控制方法包括以下步骤：基于待刻蚀槽形结构，设定所述半导体刻蚀设备的刻蚀功率；在所述槽形结构的刻蚀过程中，控制所述半导体刻蚀设备的刻蚀功率按照预设规律逐渐变化，以使刻蚀得到的槽型结构符合预设要求。