公开(公告)号：CN1479382A

公开(公告)日：2004-03-03

申请号：CN03147846.8

申请日：2003-06-25

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  上原正文 ,  西部荣次 ,  安斋胜义

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/336 ,  H01L21/82

CPC classification number: H01L29/0626 ,  H01L29/0847 ,  H01L29/7835

Abstract: 一种半导体装置及其制造方法，提高高耐压MOS晶体管的静电破坏耐量。在N+型的第一漏层11下不形成N－型漏层2A、2B，且在N+型的第一漏层11下的区域形成深的N+型的第二漏层3。N+型的第一漏层11和第二漏层3形成一体，作为比N+型源层10深的N+层，其体积增加。由此，浪涌电流的热分散在该N+层上，提高了对浪涌电流热破坏的抵抗力。另外，在N+型的第二漏层3下的区域形成P+型埋入层3。在栅极8下的N－型漏层2A热破坏前，浪涌电流通过该PN结，逃逸到硅衬底1。其结果可进一步提高ESD耐量。

公开(公告)号：CN1421909A

公开(公告)日：2003-06-04

申请号：CN02152674.5

申请日：2002-11-29

Applicant: 三洋电机株式会社 ,  新潟三洋电子株式会社

Inventor： 上原正文 ,  菊地修一 ,  木绵正明

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/78

CPC classification number: H01L29/66659 ,  H01L21/2652 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/42368 ,  H01L29/7835 ,  H01L29/7838

Abstract: 一种半导体装置的制造方法，其特征在于包括下列步骤：在某导电型的半导体衬底内形成第一相反导电型阱区域的步骤；在上述半导体衬底内形成其杂质浓度比上述第一相反导电型阱区域的杂质浓度高的第二相反导电型阱区域的步骤；在上述第一相反导电型阱区域上形成第一栅绝缘膜的步骤；在上述第二相反导电型阱区域上形成比上述第一栅绝缘膜薄的第二栅绝缘膜的步骤；以贯通上述第一和第二栅绝缘膜的条件向上述第一和第二相反导电型阱区域内注入第一某导电型杂质的步骤；以及以不贯通上述第一栅绝缘膜、贯通上述第二栅绝缘膜的条件，向上述第二相反导电型阱区域内注入第二某导电型杂质的离子注入步骤。

公开(公告)号：CN101026192A

公开(公告)日：2007-08-29

申请号：CN200710084957.9

申请日：2007-02-17

Applicant: 三洋电机株式会社

Inventor： 田中秀治 ,  菊地修一 ,  中谷清史

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/402 ,  H01L29/66659

Abstract: 本发明提供一种高耐压MOS晶体管，其具有高的栅极耐压和高的源极－漏极耐压，并且具有低的接通电阻。其在外延硅层(2)上，经由LOCOS膜(4)形成栅极电极(5)。在LOCOS膜(4)的左侧形成P型第一漂移层(6)，在LOCOS膜(4)的右侧的外延硅层(2)表面上，与第一漂移层(6)相向，且在其间夹着栅极电极(5)而配置P+型源极层(7)。形成有比第一漂移层(6)更深地向外延硅层(2)中扩散、并从第一漂移层(6)下方向LOCOS膜(4)的左侧下方延伸的P型第二漂移层(9)。在LOCOS膜(4)的左端下方的第二漂移层(9)的下部形成有凹部R。

公开(公告)号：CN1941420A

公开(公告)日：2007-04-04

申请号：CN200610094110.4

申请日：2006-06-22

Applicant: 三洋电机株式会社

Inventor： 大竹诚治 ,  神田良 ,  菊地修一

IPC: H01L29/866 ,  H01L21/329

CPC classification number: H01L29/866 ,  H01L29/66106

Abstract: 一种半导体装置及其制造方法。在以往的半导体装置中，由于硅表面的结晶缺陷等原因而存在齐纳二极管特性波动的问题。本发明的半导体装置在P型单晶硅衬底(2)上形成N型外延层(4)。在外延层(4)上形成作为阳极区域的P型扩散层(5、6、7、8)以及作为阴极区域的N型扩散层(9)。通过P型扩散层(8)和N型扩散层(9)的PN结区域，构成齐纳二极管(1)。通过该结构，电流路径成为外延层(4)深部，可防止由于外延层(4)表面的结晶缺陷等而引起的齐纳二极管(1)的饱和电压波动。

公开(公告)号：CN1925168A

公开(公告)日：2007-03-07

申请号：CN200610094174.4

申请日：2006-06-27

Applicant: 三洋电机株式会社

Inventor： 大竹诚治 ,  神田良 ,  菊地修一

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/7816 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/66681 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置及其制造方法。以往的半导体装置中，例如MOS晶体管中，由于背栅区域的杂质浓度以及其扩散形状的不同，而产生寄生晶体管容易动作的问题。本发明的半导体装置，例如是MOS晶体管，其在N型外延层(4)上形成作为背栅区域的P型扩散层(5)以及作为漏极区域的N型扩散层(8)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7)和P型扩散层(6)。P型扩散层(6)与接触孔15的形状配合，通过两次离子注入工序形成，调制其表面部和深部的杂质浓度。通过该结构，能够缩小器件尺寸，抑制寄生NPN晶体管动作。

公开(公告)号：CN1832174A

公开(公告)日：2006-09-13

申请号：CN200610004122.3

申请日：2006-02-21

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  菊地修一 ,  大竹诚治 ,  畑博嗣

IPC: H01L27/04 ,  H01L23/62

CPC classification number: H01L29/7322 ,  H01L21/761 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/0821 ,  H01L29/1008 ,  H01L29/1083 ,  H01L29/42368 ,  H01L29/6625 ,  H01L29/66272 ,  H01L29/66659 ,  H01L29/735 ,  H01L29/7835

Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN结区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有P型埋入扩散层(4)。N型埋入扩散层(5)与P型埋入扩散层(4)重叠形成，且在元件形成区域的下方形成有过电压保护用的PN结区域(19)。PN结区域(19)的击穿电压比源－漏极间的击穿电压低。根据该结构，可防止击穿电流集中在PN结区域(19)，且可由过电压保护半导体元件。

公开(公告)号：CN1251330C

公开(公告)日：2006-04-12

申请号：CN01117046.8

申请日：2001-03-12

Applicant: 三洋电机株式会社

Inventor： 西部荣次 ,  菊地修一 ,  丸山孝男

IPC: H01L29/78 ,  H01L21/336 ,  G02F1/136

CPC classification number: H01L29/66681 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/6659 ,  H01L29/66674 ,  H01L29/7816 ,  H01L29/7833

Abstract: 一种为了达到高耐压化和低导通电阻化的半导体装置，具有：在半导体衬底(101)上使栅极绝缘膜(108)介于中间而形成的栅电极(109)；邻接于该栅电极(109)形成的LP层(105)(P型体区)；在该LP层(105)内形成的N型源区(110)及沟道区(112)；在离开上述LP层(105)的位置上形成的N型漏区(111)；以及包围该漏区(111)而形成的LN层(104)(漂移区)，其特征是：上述LP层(105)在从上述栅电极(109)下的有源区到上述漏区(111)侧形成，而且从该漏区(111)到上述有源区形成了SLN层(106)。

公开(公告)号：CN1223007C

公开(公告)日：2005-10-12

申请号：CN01111346.4

申请日：2001-03-12

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  西部荣次

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66659 ,  H01L21/823462 ,  H01L21/823475 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/42368 ,  H01L29/7835

Abstract: 本发明的目的是确保高耐压MOS晶体管的耐压不变且能有低导通电阻，在本发明中，具有从在P型半导体衬底(1)内形成的N型阱区(2)上形成的第1栅氧化膜横跨到由选择性氧化膜构成的第2栅氧化膜(8A)上而形成的栅电极(10)；与该栅电极(10)邻接地形成的P型源区(11)；在与上述栅电极(10)隔开的位置上形成的P型漏区(12)；以及包围该漏区(12)而形成的P型漂移区(LP层(4))，其特征是还形成了P型杂质层(FP层(7A))使其与上述漏区(12)邻接。

公开(公告)号：CN1407630A

公开(公告)日：2003-04-02

申请号：CN02127752.4

申请日：2002-08-08

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  木绵正明

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823857

Abstract: 提供一种提高漏极耐压的半导体器件。本发明的半导体器件的特征是，在P型半导体基板1内形成P阱区域5，在其上至少形成膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10，隔着该膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10形成栅电极(25E)，被离子注入到上述栅电极(25E)下部的阈值电压调整用的杂质，只在上述膜厚度薄的栅绝缘膜10的下部进行。

公开(公告)号：CN1405895A

公开(公告)日：2003-03-26

申请号：CN02127669.2

申请日：2002-08-07

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  木绵正明

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66537 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

Abstract: 谋求晶体管的驱动能力提高。特征在于：在具有在半导体衬底上由用选择氧化法形成的第1栅绝缘膜和用热氧化法形成的第2栅绝缘膜组成的栅绝缘膜，形成跨过该第1栅绝缘膜和第2栅绝缘膜那样的栅电极形成的半导体器件中，上述第2栅绝缘膜，用膜厚度厚的栅绝缘膜10A，和膜厚度薄的栅绝缘膜12构成。