公开(公告)号：CN101599508B

公开(公告)日：2011-10-05

申请号：CN200910133874.3

申请日：2009-04-08

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 大竹诚治

IPC: H01L29/861 ,  H01L27/06

CPC classification number: H01L27/0629

Abstract: 本发明涉及一种半导体装置。在箝位二极管中，能够抑制漏泄电流，同时降低其动作电压。在N-型半导体层2的表面，形成有P-型扩散层5。在P-型扩散层5的表面，形成有N+型扩散层6。在P-型扩散层5的表面，邻接N+型扩散层6形成有P+型扩散层7。在邻接P-型扩散层5的N-型半导体层2的表面，形成有N+型扩散层8。形成有阴极电极10，其穿过开口于N+型扩散层6上的绝缘膜9的接触孔，而电连接于N+型扩散层6。形成有配线11(阳极电极)，其穿过分别开口于P+型扩散层7以及N+型扩散层8上的绝缘膜9的各接触孔，而电连接于P+型扩散层7以及N+型扩散层8。

公开(公告)号：CN101567387B

公开(公告)日：2010-11-10

申请号：CN200910132147.5

申请日：2009-04-21

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 大竹诚治 ,  菊地修一 ,  武田安弘 ,  牧贤一

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423

CPC classification number: H01L29/7816 ,  H01L29/0878 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/4238 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66689

Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。

公开(公告)号：CN101567387A

公开(公告)日：2009-10-28

申请号：CN200910132147.5

申请日：2009-04-21

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 大竹诚治 ,  菊地修一 ,  武田安弘 ,  牧贤一

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423

CPC classification number: H01L29/7816 ,  H01L29/0878 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/4238 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66689

Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。

公开(公告)号：CN101499439A

公开(公告)日：2009-08-05

申请号：CN200910004854.6

申请日：2009-01-21

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 岛田聪 ,  武田安弘 ,  大竹诚治

IPC: H01L21/8232 ,  H01L21/8222 ,  H01L21/31 ,  H01L27/06

CPC classification number: H01L21/2652 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。

公开(公告)号：CN100517750C

公开(公告)日：2009-07-22

申请号：CN200610071428.0

申请日：2006-03-28

Applicant: 三洋电机株式会社

Inventor： 大竹诚治 ,  菊地修一

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/1083 ,  H01L29/456 ,  H01L29/7833

Abstract: 本发明涉及一种半导体装置。在现有的半导体装置中，在栅极氧化膜薄且漏极区域由DDD结构形成时，存在难以谋求漏极区域的电场缓和的问题。在本发明的半导体装置中，在P型扩散层(5)上面形成有薄的栅极氧化膜(12)。在栅极氧化膜(12)上面形成有栅极电极(9)。在P型扩散层(5)上形成有N型扩散层(7、8)，且N型扩散层(8)被用作为漏极区域。N型扩散层(8)至少在栅极电极(9)下方γ形状地扩散。根据该结构，在外延层(4)表面附近，N型扩散层(8)的扩散区域扩展，成为低浓度区域。而且，可将来自栅极电极的电场、源极漏极间的电场缓和。

公开(公告)号：CN100505320C

公开(公告)日：2009-06-24

申请号：CN200610094110.4

申请日：2006-06-22

Applicant: 三洋电机株式会社

Inventor： 大竹诚治 ,  神田良 ,  菊地修一

IPC: H01L29/866 ,  H01L21/329

CPC classification number: H01L29/866 ,  H01L29/66106

Abstract: 一种半导体装置及其制造方法。在以往的半导体装置中，由于硅表面的结晶缺陷等原因而存在齐纳二极管特性波动的问题。本发明的半导体装置在P型单晶硅衬底(2)上形成N型外延层(4)。在外延层(4)上形成作为阳极区域的P型扩散层(5、6、7、8)以及作为阴极区域的N型扩散层(9)。通过P型扩散层(8)和N型扩散层(9)的PN结区域，构成齐纳二极管(1)。通过该结构，电流路径成为外延层(4)深部，可防止由于外延层(4)表面的结晶缺陷等而引起的齐纳二极管(1)的饱和电压波动。

公开(公告)号：CN1992338A

公开(公告)日：2007-07-04

申请号：CN200610149406.1

申请日：2006-11-17

Applicant: 三洋电机株式会社

Inventor： 大竹诚治 ,  神田良 ,  菊地修一

IPC: H01L29/735 ,  H01L21/331

CPC classification number: H01L29/735 ,  H01L29/0692 ,  H01L29/6625

Abstract: 一种半导体装置及其制造方法，其所要解决的问题是在以往的半导体装置中，由于集电极区域形成得宽，故难以缩小设备尺寸。本发明的半导体装置中，在P型单晶硅基板(2)上层叠N型外延层(4)。在外延层(4)上形成作为基极引出区域的N型扩散层(5)、作为发射极区域的P型扩散层(6、7)、作为集电极区域的P型扩散层(8、9)。发射极区域在其深向部位具有比其表面附近的扩散宽度宽的区域，横型PNP晶体管(1)在外延层(4)深向部位形成最小基极宽度。根据该构造，在缩小集电极区域的情况下也能够得到希望的hfe值。并且，可缩小设备尺寸。

公开(公告)号：CN101809727B

公开(公告)日：2012-03-21

申请号：CN200880109247.X

申请日：2008-09-26

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 武田安弘 ,  大竹诚治 ,  菊地修一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L21/26586 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/7816

Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。

公开(公告)号：CN101064305B

公开(公告)日：2010-11-17

申请号：CN200710006760.3

申请日：2007-02-06

Applicant: 三洋电机株式会社

Inventor： 大竹诚治

IPC: H01L27/04 ,  H01L23/60 ,  H01L21/822 ,  H01L21/76 ,  H01L21/761

CPC classification number: H01L29/7821 ,  H01L29/0626 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/66575 ,  H01L29/66681 ,  H01L29/78

Abstract: 一种半导体装置及其制造方法。在以往的半导体装置中，当电极焊盘上施加过电压时，芯片内的电路元件会被破坏。本发明的半导体装置中，N型外延层(3)由分离区域(4、5)划分为多个元件形成区域。在元件形成区域之一上形成有MOS晶体管(1)。MOS晶体管(1)的周围形成具有PN结区域(34、35)的保护元件。PN结区域(34、35)比MOS晶体管(1)的PN结区域(32、33)的结击穿电压低。根据该结构，当在源电极用的焊盘上施加负的ESD电涌时，PN结区域(34、35)击穿，能够保护MOS晶体管(1)。

公开(公告)号：CN101809727A

公开(公告)日：2010-08-18

申请号：CN200880109247.X

申请日：2008-09-26

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 武田安弘 ,  大竹诚治 ,  菊地修一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L21/26586 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/7816

Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。