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公开(公告)号：CN112382636A
公开(公告)日：2021-02-19
申请号：CN202010747798.1
申请日：2020-07-28
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11573
Abstract: 一种半导体存储器件包括：外围逻辑结构，包括在基板上的外围电路；水平半导体层，沿着外围逻辑结构的顶表面延伸；多个堆叠结构，沿着第一方向布置在水平半导体层上；以及多个电极分隔区域，在所述多个堆叠结构中的每个中以在不同于第一方向的第二方向上延伸，其中所述多个堆叠结构中的每个包括第一电极垫和在第一电极垫上的第二电极垫，第一电极垫在第一方向上突出超过第二电极垫第一宽度，第一电极垫在第二方向上突出超过第二电极垫第二宽度，第二宽度不同于第一宽度。
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公开(公告)号：CN112133703A
公开(公告)日：2020-12-25
申请号：CN202010572363.8
申请日：2020-06-22
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；围绕沟道结构的多个第一栅电极；以及围绕沟道结构的多个第二栅电极。在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极，该第一栅电极和该第二栅电极沿第一方向彼此间隔开。
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公开(公告)号：CN110875328A
公开(公告)日：2020-03-10
申请号：CN201910795057.8
申请日：2019-08-26
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 一种三维半导体器件，包括：第一基板；在第一基板上的第二基板，第二基板包括图案部分和覆盖图案部分的板部分，板部分的宽度大于图案部分中的每个图案部分的宽度并且板部分连接到图案部分；在第一基板与第二基板之间的下部结构；在第二基板上的水平导电图案，水平导电图案在与第二基板的上表面垂直的方向上彼此间隔开地堆叠；以及在第二基板上并且具有与水平导电图案相对的侧表面的竖直结构。
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公开(公告)号：CN119835945A
公开(公告)日：2025-04-15
申请号：CN202410943565.7
申请日：2024-07-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件。示例半导体存储器件包括：单元区域；以及外围电路区域，与单元区域电连接。单元区域包括：多个栅电极，彼此间隔开，并且在竖直方向上堆叠；以及沟道结构，沿竖直方向延伸穿过多个栅电极。外围电路区域包括：衬底；第一元件隔离结构；第一栅极结构，在第一有源区域上；第二元件隔离结构；第二栅极结构，在第二有源区域上；第三元件隔离结构；以及第三栅极结构，在第三有源区域上。第三元件隔离结构包括第一元件隔离图案和第二元件隔离图案。第一元件隔离图案和第二元件隔离图案包括彼此不同的材料。
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公开(公告)号：CN118829222A
公开(公告)日：2024-10-22
申请号：CN202410468014.X
申请日：2024-04-18
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体器件和包括其的数据存储系统。该半导体器件包括：板层；栅电极和层间绝缘层，在垂直于板层的上表面的第一方向上交替地堆叠在板层上，并且形成第一堆叠结构和在第一堆叠结构上的第二堆叠结构；沟道结构，穿透栅电极并且在第一方向上延伸；以及接触插塞，在第一方向上延伸并且电连接到栅电极之一，其中第二堆叠结构包括在最下部的第一栅电极、在第一栅电极上的第一层间绝缘层和在第一层间绝缘层上的第二层间绝缘层，第一层间绝缘层具有第一厚度，第二层间绝缘层具有小于第一厚度的第二厚度。
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Patent Agency Ranking
公开(公告)号：CN118574419A
公开(公告)日：2024-08-30
申请号：CN202410212693.4
申请日：2024-02-27
Applicant: 三星电子株式会社
Abstract: 一种三维非易失性存储器装置包括：多个绝缘层，其在衬底上在基本上垂直于衬底的表面的竖直方向上堆叠；多个沟道层，其位于多个绝缘层之间，并且在平行于衬底的表面的第一水平方向上延伸，其中，多个沟道层包括第一金属元素；扩散停止层，其共形地形成在沿竖直方向穿过多个绝缘层和多个沟道层的沟槽中；以及晶体半导体图案，其位于多个沟道层中的每一个与扩散停止层之间，其中，晶体半导体图案包括第二金属元素，其中，晶体半导体图案中的第二金属元素的浓度高于多个沟道层中的第一金属元素的浓度。
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公开(公告)号：CN118488712A
公开(公告)日：2024-08-13
申请号：CN202410003803.6
申请日：2024-01-02
Applicant: 三星电子株式会社
IPC: H10B43/35
Abstract: 一种半导体存储器件，包括：多个结构，包括沿竖直方向交替地堆叠的多个绝缘层和多个半导体层，该多个结构在水平方向上彼此间隔开；层间绝缘层，在多个结构之间；多个栅电极，在多个结构之间并且分别在沿竖直方向穿过层间绝缘层的多个栅极沟槽中，多个栅电极连接到多个半导体层；以及多个竖直绝缘层，分别在多个栅极沟槽的侧壁上，其中，每个栅电极包括多个第一部分和多个第二部分，多个第一部分在水平方向上与多个绝缘层重叠，多个第二部分在水平方向上与多个半导体层重叠，并且每个第一部分在水平方向上的第一宽度大于每个第二部分在水平方向上的第二宽度。
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公开(公告)号：CN118475128A
公开(公告)日：2024-08-09
申请号：CN202311215751.0
申请日：2023-09-20
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件以及包括该半导体器件的电子系统。所述半导体器件包括：电路区域，包括位于第一基板上的外围电路结构；单元区域，位于电路区域上并且包括单元阵列区域和连接区域，该单元区域包括：第二基板；栅极堆叠结构，位于第二基板上并且包括下结构和上结构，下结构和上结构包括栅电极；沟道结构，穿透栅极堆叠结构；栅极接触，穿透栅极堆叠结构以电连接到电路区域，并且电连接到通过栅电极与栅极接触之间的绝缘图案与栅电极绝缘的连接栅电极；以及边界绝缘图案，部分地形成在下结构的栅电极当中与上结构和下结构之间的边界部分相邻的边界栅电极中从而围绕栅极接触以维持边界栅电极的电连接路径，并且具有与绝缘图案的结构不同的结构。
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公开(公告)号：CN117956801A
公开(公告)日：2024-04-30
申请号：CN202311412567.5
申请日：2023-10-27
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：具有第一和第二区域的衬底；第一堆叠结构，包括在第一区域中在第一方向上堆叠的下部栅电极；穿透第一堆叠结构的第一沟道结构；第二堆叠结构，在第一堆叠结构和第一沟道结构上，并且包括在第一方向上堆叠的上部栅电极；穿透第二堆叠结构的第二沟道结构；第一模结构，包括在第二区域中堆叠的下部水平牺牲层；穿透第一模结构的对准结构；以及第二模结构，在第一模结构和对准结构上，并且包括堆叠的上部水平牺牲层，其中下部水平牺牲层的数量少于下部栅电极的数量。
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