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公开(公告)号：CN106469729B
公开(公告)日：2021-10-26
申请号：CN201610693600.X
申请日：2016-08-19
Applicant: 三星电子株式会社
IPC: H01L27/1157 , G11C16/10 , G11C16/14 , G11C16/26
Abstract: 如下提供了一种非易失性存储装置以及包括其的非易失性存储系统。基板具有外围电路。第一半导体层设置在基板上。第一半导体层包括存储单元区。第一栅极结构设置在第一半导体层上。第一栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第一栅电极以及穿过所述多个第一栅电极的多个垂直沟道结构。第一栅极结构布置在存储单元区中。第二栅极结构设置在基底上。第二栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第二栅电极。第二栅极结构布置在存储单元区外部。
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公开(公告)号：CN101740580B
公开(公告)日：2013-12-11
申请号：CN200910224510.6
申请日：2009-11-17
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/768
CPC classification number: H01L27/0203 , H01L27/11519 , H01L27/11526 , H01L27/11565 , H01L27/11573
Abstract: 本发明提供了一种半导体器件及半导体器件的布图方法。所提供的半导体器件包括：多个位线图案；多个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊盘图案的每一个上，其中多个焊盘图案的节距大于多个位线图案的节距。位线图案可以采用双图案化技术(DPT)形成。
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公开(公告)号：CN110853683B
公开(公告)日：2025-05-02
申请号：CN201910738613.8
申请日：2019-08-12
Applicant: 三星电子株式会社
IPC: G11C5/02
Abstract: 本公开提供了非易失性存储器。一种非易失性存储器包括垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组的第一半导体层。第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域。第一区域包括通过特定字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中特定字线和第一位线在相同的水平方向上延伸。
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公开(公告)号：CN112349724B
公开(公告)日：2025-02-28
申请号：CN202010527845.1
申请日：2020-06-11
Applicant: 三星电子株式会社
Abstract: 一种存储器装置，所述存储器装置包括：外围电路区域，包括第一基底和位于第一基底上的电路元件，电路元件包括行解码器；单元阵列区域，包括字线和沟道结构，字线堆叠在外围电路区域上的第二基底上，沟道结构在与第二基底的上表面垂直的方向上延伸并穿透字线；以及单元接触区域，包括单元接触件，单元接触件连接到字线并位于单元阵列区域的在与第二基底的上表面平行的第一方向上的两侧上，单元接触区域包括第一单元接触区域和第二单元接触区域，第一单元接触区域和第二单元接触区域在第一方向上具有彼此不同的长度。
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公开(公告)号：CN115483217A
公开(公告)日：2022-12-16
申请号：CN202210629921.9
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种竖直存储器件可以包括第一导线结构和地址解码器。第一导线结构可以在衬底上。第一导线结构可以包括在与衬底的表面垂直的方向上交替并重复堆叠的导线和绝缘层。地址解码器可以连接到第一导线结构中包括的导线中的每一条导线的第一端。地址解码器可以将电信号施加到导线。在导线中的每一条导线中，与第一端相邻的第一部分和与第二端相邻的第二部分可以具有不同的形状。第一部分中的第一电阻可以低于第二部分中的第二电阻。可以减小导线的RC延迟。
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Patent Agency Ranking
公开(公告)号：CN114551397A
公开(公告)日：2022-05-27
申请号：CN202111346238.6
申请日：2021-11-15
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/115
Abstract: 一种非易失性存储器芯片，包括：单元区域，该单元区域包括第一表面、与第一表面相对的第二表面、第一单元结构以及与第一单元结构间隔开的第二单元结构；在单元区域的第一表面上的外围电路区域，外围电路区域包括连接到第一单元结构的第一外围电路、连接到第二单元结构的第二外围电路以及在第一外围电路和第二外围电路之间的连接电路；通孔，该通孔在第一单元结构和第二单元结构之间并从单元区域的第二表面延伸到外围电路区域的连接电路；重分布层，该重分布层覆盖单元区域的第二表面上的通孔、连接到通孔并沿着第二表面延伸；和芯片焊盘，该芯片焊盘连接到重分布层。
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公开(公告)号：CN114361178A
公开(公告)日：2022-04-15
申请号：CN202111199611.X
申请日：2021-10-14
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11573
Abstract: 具有外围上单元(COP)结构的非易失性存储器装置包括第一子存储器平面和在行方向上与第一子存储器平面相邻设置的第二子存储器平面。第一竖直接触区域设置在第一子存储器平面的单元区域中，第二竖直接触区域设置在第二子存储器平面的单元区域中。第一开销区域设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻，第二开销区域设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻。单元沟道结构设置在单元区域的主区域中。
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公开(公告)号：CN110853683A
公开(公告)日：2020-02-28
申请号：CN201910738613.8
申请日：2019-08-12
Applicant: 三星电子株式会社
IPC: G11C5/02
Abstract: 本公开提供了非易失性存储器。一种非易失性存储器包括垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组的第一半导体层。第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域。第一区域包括通过特定字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中特定字线和第一位线在相同的水平方向上延伸。
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公开(公告)号：CN109817629A
公开(公告)日：2019-05-28
申请号：CN201811311538.9
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: H01L27/11551
Abstract: 一种非易失性存储器件的页缓冲器的至少一个锁存器包括选择性地存储感测节点的电压的电容器。该电容器包括至少一个第一接触和至少一个第二接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度，地电压被供应到所述至少一个第二接触。所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。
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公开(公告)号：CN109427800A
公开(公告)日：2019-03-05
申请号：CN201810933109.9
申请日：2018-08-16
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/1157 , H01L27/11573 , H01L27/11531
Abstract: 一种非易失性存储器件可以包括含外围区域的第一半导体层，外围区域包括在下基板上的一个或更多个外围晶体管。非易失性存储器件还可以包括在外围区域上的第二半导体层，第二半导体层包括上基板，第二半导体层还包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。
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