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公开(公告)号：CN111525917A
公开(公告)日：2020-08-11
申请号：CN202010281247.0
申请日：2020-04-11
Applicant: 复旦大学
IPC: H03K17/56
Abstract: 本发明属于电子开关技术领域，具体为一种基于变压器的宽带单刀单掷开关及单刀多掷开关。本发明单刀单掷开关包括：第一开关晶体管与第二开关晶体管，两者导通时呈现为一个小的导通电阻，关断时呈现为一个关断电容；变压器，在两个开关晶体管关断时与关断电容共同构成一个宽带阻抗匹配网络；四分之一波长传输线，将第二开关晶体管导通时的小的导通电阻转换为一个高的实阻抗。本发明可以实现一个宽带的单刀单掷开关，在两个开关晶体管导通时单刀单掷开关关断，在两个开关晶体管关断时单刀单掷开关导通；所述单刀单掷开关通过并联构成单刀多掷开关；宽带单刀单掷开关及单刀多掷开关在导通时具有较宽射频带宽，同时具有直流隔离与宽带匹配的功能。
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公开(公告)号：CN111476354A
公开(公告)日：2020-07-31
申请号：CN202010281246.6
申请日：2020-04-11
Applicant: 复旦大学
Abstract: 本发明属于人工神经网络技术领域，具体为一种基于柔性材料的脉冲神经网络。本发明脉冲神经网络若干个脉冲神经网络单元级联而成；每个脉冲神经网络单元包括：输入节点单元，隐藏节点单元，输出节点单元和突触单元阵列；输入节点单元通过突触单元和隐藏节点单元采用神经元全连接方式连接，隐藏节点单元通过突触单元与输出节点单元采用神经元全连接方式连接；突触单元由柔性突触器件实现，以使得突触连接单元具备脉冲时序依赖可塑性，突触单元阵列接收前一层神经元携带信息的刺激信号作为突触前脉冲，后一层神经元所激发的动作电位脉冲作为突触后脉冲，前后突触脉冲时间差决定突触连接单元的突触权重调节量。本发明脉冲神经网络具有广阔应用价值。
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公开(公告)号：CN106817131B
公开(公告)日：2020-05-08
申请号：CN201510857000.8
申请日：2015-11-30
Applicant: 复旦大学
IPC: H03M1/38
Abstract: 本发明提供了一种基于动态振铃式运算放大器的高速流水线‑逐次逼近型ADC，包括：流水线型量化前端，实现该ADC中的高位的量化，其中该流水线型量化前端内设置有用于进行残差放大的动态振铃式残差放大器；余量量化后端，由两个逐次逼近型ADC子通道构成，用于实现ADC中的低位的比较量化，其中该两个逐次逼近型ADC子通道的输入端分别连接该动态振铃式残差放大器的输出端；数字选择和冗余位校准模块，与该两个逐次逼近型ADC子通道的输出端相连接并用于实现双通道时间交织的该逐次逼近型ADC的数字输出选择、数字输出的时刻对准以及冗余位校准。本发明相对于传统的流水线‑逐次逼近型ADC的高速率、低功耗的特点，减小了级间残差放大器静态功耗的开销。
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公开(公告)号：CN109617536A
公开(公告)日：2019-04-12
申请号：CN201811616039.0
申请日：2018-12-27
Applicant: 复旦大学
IPC: H03H11/16
CPC classification number: H03H11/16
Abstract: 本发明属于集成电路技术领域，具体为一种X波段移相器。包括第一晶体管，其栅极接控制信号，源漏分别作为输入端与输出端；π型低通滤波结构由电感与两个电容组成π型结构；第二晶体管，其栅极接控制信号，源漏与一个电感及一个电容并联，源漏一端与π型结构中的两个电容中间相连，一端接地。当第一晶体管导通第二晶体管关断时，输入信号通过低通滤波通路；当第一晶体管关断、第二晶体管导通时，输入信号通过带通滤波通路。通过控制第一晶体管与第二晶体管的导通与截止，实现信号在不同路径中传输。本发明解决了传统高通/低通结构移相器在实现小相位相移时由于理想元器件值过大或过小而无法实现的问题，电路体积小、移向精度高、插入损耗小。
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公开(公告)号：CN108540134A
公开(公告)日：2018-09-14
申请号：CN201810226505.8
申请日：2018-03-19
Applicant: 复旦大学
IPC: H03M1/34
Abstract: 本发明属于集成电路技术领域，具体涉及一种应用于高速高精度模数转换器中的输入缓冲器。其包括带有补偿电容的源极跟随器、辅助运算放大器、电平移位管。高速高精度模数转换器中采样电容容值大，在使用时需要在信号源与模数转换器之间插入输入缓冲器来驱动高速高精度模数转换器中的采样电容、隔离模数转换器核心电路与片外信号源、隔离模数转换器核心电路与芯片封装的寄生电感。传统的集成模数转换器输入缓冲器由源极跟随器实现，该结构难以达到大于14位的输入-输出线性度。本发明通过在传统的带补偿电容的源极跟随器（射极跟随器）基础上增加辅助运算放大器，实现了运算放大器辅助的输入缓冲器，显著提高集成模数转换器输入缓冲器的线性度。
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Patent Agency Ranking
公开(公告)号：CN104868902B
公开(公告)日：2017-12-01
申请号：CN201510121946.8
申请日：2015-03-19
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于集成电路技术领域，具体为一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。该驱动电路由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；移位寄存器采用D型上升沿触发器和2:1选择器实现；时钟控制电路采用比较器、与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；共模反馈采用晶体管M1‑M8、电阻RF和密勒补偿电容CC实现；LVDS驱动电路采用晶体管M9‑M14实现。本发明的LVDS驱动电路采用了自调节前馈电容补偿结构，降低了预驱动电路的驱动能力要求，从而有效降低功耗；可以驱动不同负载并实现输出信号摆幅的自调节。
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公开(公告)号：CN104506191B
公开(公告)日：2017-11-17
申请号：CN201410754786.6
申请日：2014-12-11
Applicant: 复旦大学
IPC: H03M1/10
Abstract: 本发明属于集成电路技术领域，具体涉及基于过零比较的流水线模数转换器的校正电路及校正方法。本发明提供的校正电路连接于基于过零比较的流水线模数转换器的两级电路之间，所述校正电路包括一差分1/f误差放大器、两个校正用电容、两个传输门电路；每一传输门电路包含一N型场效应晶体管和一P型场效应晶体管，两者沟道平行排布。校正电路将前一级电路的误差放大并存储在校正用电容上，然后将该误差随着后一级电路的建立过程补偿到其输出。本发明提供的校正方法，能够有效提高电路的转换精度，同时为子ADC提供比传统方案更长的转换时间，因此可以减小对子ADC电路的速度要求。
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公开(公告)号：CN104348486B
公开(公告)日：2017-11-17
申请号：CN201410638369.5
申请日：2014-11-13
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明属集成电路技术领域，具体为一种带冗余位单级折叠内插流水线模数转换器。该模数转换器由单一跟踪保持栅压自举开关、参考电压电阻串、M级（N+0.5）bits量化的折叠内插子模数转换器、数字编码电路和二进制数字码输出驱动电路模块构成；（N+0.5）bits量化的折叠内插子模数转换器由：预放大器阵列、折叠器阵列、失调平均和内插共享电阻网络、比较器阵列和有效信号路径选择开关构成。该（N×M）bits流水线结构将硬件开销与设计精度之间的指数关系简化为线性关系，同时摒除了传统流水线结构中存在的一些非线性因素，提高了模数转换器的采样速度，降低了模数转换器的功耗，有利于单通道超高速高能效模数转换器的实现。
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公开(公告)号：CN104184456B
公开(公告)日：2017-07-07
申请号：CN201410388766.1
申请日：2014-08-10
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。该串行器由采样电路、门级逻辑电路和缓冲器构成；采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。本发明高速串行器采用低频时钟并且避免了传统高速串行器采用的较多D型触发器，从而有效降低功耗；采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，以减小串行输出数据的误码率；门级逻辑电路中的每个与非门、或非门的输出寄生电容较小，使串行输出数据速率大为提高。
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公开(公告)号：CN106026924A
公开(公告)日：2016-10-12
申请号：CN201610309967.7
申请日：2016-05-11
Applicant: 复旦大学
CPC classification number: H03B19/14 , A61B5/00 , H03B5/1206
Abstract: 本发明属于太赫兹波CMOS集成电路设计领域，具体为一种应用于生物成像的太赫兹波CMOS注入锁定倍频器。该电路由两对双推注入对管和一个交叉耦合振荡器共用尾电流源组成。双推注入对管的正交输入采用电容交流方式耦合，栅极偏置电压设置可调，通过调节双推注入对管的偏置可以获得最大的转换增益和锁定范围。倍频器工作中心频率在100GHz左右。驱动容性负载时，该注入锁定倍频器能以较低功耗实现宽的频率锁定范围和较高转换增益，彻底克服工艺误差、温度漂移带来的锁定范围变化，中心频率浮动和输出摆幅偏低等影响。
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