公开(公告)号：CN1825481A

公开(公告)日：2006-08-30

申请号：CN200610008596.5

申请日：2006-02-17

Applicant: 株式会社日立制作所 ,  尔必达存储器株式会社

Inventor： 半泽悟 ,  竹村理一郎 ,  梶谷一彦

IPC: G11C15/04 ,  G11C11/34

CPC classification number: G11C15/04 ,  G11C15/043

Abstract: 课题是实现具备CAM的半导体器件的高速化或功耗的降低。把不同相位的控制时钟分配给已分割成多个存储区BK1、BK2的存储区阵列，用不同的相位进行词条和检索关键字的处理(读出动作、检索动作)。存储区化的存储区阵列，由分割得更小的多个子阵列SARYU、SARYL构成，在2个子阵列SARYU、SARYL中共用读写检索电路群RWSBK内的读出放大器。这时，就成为从双方的子阵列SARYU、SARYL把位线每个一条地连接到读出放大器上的所谓的开放位线构成。把同一个检索表登录在多个存储区BK1、BK2内，依次反复地将连续输入的检索关键字输入到多个存储区BK1、BK2中，与不同相位的控制时钟同步地进行检索动作。

公开(公告)号：CN1823392A

公开(公告)日：2006-08-23

申请号：CN200480020476.6

申请日：2004-07-13

Applicant: 尔必达存储器株式会社

Inventor： 小川澄男 ,  越川康二

IPC: G11C29/00

CPC classification number: G11C29/808

Abstract: 在具有冗余电路的半导体存储器件中，该冗余电路用于处理缺陷存储单元的修复，被不均匀分布的存储单元缺陷能够被有效地修复。该半导体存储器件具有多个存储块，该存储块包括多个段。用于替代段的缺陷数据的冗余存储块被物理地提供给每个存储块。冗余存储块的块地址被逻辑地共同分配给多个存储块。

公开(公告)号：CN1812103A

公开(公告)日：2006-08-02

申请号：CN200510136967.3

申请日：2005-12-16

Applicant: 尔必达存储器株式会社

Inventor： 山田悟 ,  永井亮

IPC: H01L27/092 ,  H01L29/43 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/823842 ,  H01L29/4941

Abstract: 一种CMOS器件，包括半导体基板、栅极绝缘膜和具有掺杂硼和磷的硅层、氮化钨层和钨层的栅极电极。在硅层的厚度方向的硼浓度分布中，硼的最大浓度和最小浓度的比小于100。该CMOS器件具有比较低的NBTI(负偏置温度稳定性)退化。

公开(公告)号：CN1811985A

公开(公告)日：2006-08-02

申请号：CN200610005085.8

申请日：2006-01-17

Applicant: 尔必达存储器株式会社

Inventor： 藤幸雄

IPC: G11C11/34 ,  G11C11/406 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C13/0069 ,  G11C11/406 ,  G11C11/4099 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0064 ,  G11C16/3431 ,  G11C16/349 ,  G11C2211/4061

Abstract: 一种实现相变元件的保持特性的改善的相变存储器及其刷新方法。利用属于DRAM接口互换的存储器这一点，设置被给予与读出·写入次数对应的应力的假单元(109，110)，由比较电路(111，112)检出该假单元的相变元件的阻抗值的变化，在阻抗值变为预先设定了的基准值及以上的场合(低阻抗化)，刷新要求电路(107)对未图示的内部电路要求刷新动作，对存储器单元和假单元一次进行刷新，补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。

公开(公告)号：CN1728277A

公开(公告)日：2006-02-01

申请号：CN200510078378.4

申请日：2005-06-20

Applicant: 尔必达存储器株式会社

Inventor： 伊藤丰 ,  桥本刚

IPC: G11C11/401 ,  G11C11/406

CPC classification number: G11C11/406 ,  G11C2211/4061 ,  G11C2211/4062

Abstract: 一种半导体存储装置。具有搭载了BIST电路，对监视比特区域按每刷新周期进行读出、写入，从而按该刷新周期来测量错误率(错误计数)的错误率测量电路，具有进行刷新周期的延长、缩短控制，从而获得规定错误率的控制电路。BIST电路给出内部指令、内部地址，是从内部使DRAM动作的电路，进行希望的数据写入·读出、期待值比较(错误判断)、错误计数。

公开(公告)号：CN1674238A

公开(公告)日：2005-09-28

申请号：CN200510059525.3

申请日：2005-03-25

Applicant: 尔必达存储器株式会社

Inventor： 大汤静宪 ,  小此木坚祐 ,  小林宏尚 ,  滨田耕治

IPC: H01L21/322 ,  H01L21/02

CPC classification number: H01L21/3221 ,  H01L21/304

Abstract: 在制造半导体器件的过程中，在晶片的背面上形成第一吸杂层，然后在芯片的背面和侧表面上形成第二吸杂层，由此使得这些吸杂层作为阻止在装配工序中背面研磨之后产生的金属杂质的捕获点。

公开(公告)号：CN1645514A

公开(公告)日：2005-07-27

申请号：CN200410081864.7

申请日：2004-12-24

Applicant: 株式会社日立制作所 ,  尔必达存储器株式会社

Inventor： 半泽悟 ,  阪田健 ,  梶谷一彦

IPC: G11C15/04

CPC classification number: G11C15/04 ,  G11C15/043

Abstract: 本发明通过高效率地存储范围被指定的IP地址，减少必要的条目数，从而提高TCAM的存储器容量。本发明的具有代表性的一种装置如下：使存储信息(条目)和输入信息(比较信息或检索键)成为某一个位一定是逻辑值‘1’的公共的成组编码。此外，使匹配线成为分层结构，在多条副匹配线与多条搜索线的交点上设置存储器单元，进而使副匹配线通过副匹配判定电路与主匹配线分别连接，在主匹配线上设置主匹配判定电路。

公开(公告)号：CN1627521A

公开(公告)日：2005-06-15

申请号：CN200410100687.2

申请日：2004-12-08

Applicant: 尔必达存储器株式会社 ,  株式会社日立ULSI系统 ,  株式会社日立制作所

Inventor： 藤泽宏树 ,  久保内修一

IPC: H01L27/10 ,  H01L27/108 ,  G11C11/34

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

Abstract: 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写aDDRess。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的aDDRess作为列aDDRess的电路。该半导体集成电路器件响应接通的列选择控制信号而对列aDDRess执行写操作。

公开(公告)号：CN1627441A

公开(公告)日：2005-06-15

申请号：CN200410096249.3

申请日：2004-11-25

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4063 ,  G11C7/00

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/22 ,  G11C7/222 ,  G11C8/06 ,  G11C11/4076 ,  G11C11/4096

Abstract: 一种具有对应于和外部输出信号同步的两个内部时钟信号的锁存电路的两个锁存系统。该内部时钟信号和外部时钟信号的上升沿同步，并被产生为具有对应于外部时钟信号外部时钟频率1/2的频率的单触发脉冲。

公开(公告)号：CN1610109A

公开(公告)日：2005-04-27

申请号：CN200410088107.2

申请日：2004-10-15

Applicant: 尔必达存储器株式会社

Inventor： 船场诚司 ,  西尾洋二

IPC: H01L25/00

CPC classification number: H01L23/544 ,  H01L25/0657 ,  H01L25/18 ,  H01L2223/5444 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06572 ,  H01L2924/15311 ,  H01L2924/15331

Abstract: 每个层叠的存储芯片具有ID产生器电路，用来根据其制造工艺产生识别信息。由于存储芯片的制造工艺意味着工艺变化，即使ID产生器电路在设计上相同，各个ID产生器电路产生的ID彼此不同。存储控制器指示ID检测电路检测各个存储芯片的ID，并基于检测的ID单个地控制各个存储芯片。