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公开(公告)号：CN106253945A
公开(公告)日：2016-12-21
申请号：CN201610607340.X
申请日：2016-07-28
Applicant: 西安空间无线电技术研究所
IPC: H04B1/7075
CPC classification number: H04B1/7075
Abstract: 一种超大动态环境的扩频信号广义载波同步系统及方法，根据传输环境动态大小灵活选择不同的载波同步方法，具体为：当动态为一般时，通过基于(分段匹配滤波和快速傅里叶变换)PMF-FFT的捕获和锁相环(PLL)进行载波同步；当动态为中等时，通过基于PMF-FFT的捕获和二阶锁频环(FLL)辅助的三阶PLL进行载波同步；当动态为超大时，通过基于PMF-FFT的捕获、频率估计器和二阶FLL辅助三阶PLL进行载波同步。同时，可通过扩展卡尔曼滤波或粒子滤波来代替二阶FLL辅助三阶PLL形成新的载波环，使得环路捕获带宽可变，跟踪速度快。
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公开(公告)号：CN103220122B
公开(公告)日：2015-12-23
申请号：CN201310108510.6
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN101674173B
公开(公告)日：2011-09-21
申请号：CN200910180341.0
申请日：2009-10-26
Applicant: 西安空间无线电技术研究所
IPC: H04L7/00
Abstract: 一种高速并行8PSK时钟恢复系统及恢复方法，由并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO组成时钟环路；并行时钟误差提取模块对高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号εT，并将εT发送给VCXO和时钟扫描模块；时钟扫描模块，对接收的时钟误差信号εT进行截位，对截位后的时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给VCXO；VCXO根据接收的时钟误差信号εT不断调整输出的频率，当时钟锁定指示达到所述的门限时，稳定输出频率，采样时钟采在最大点上，实现时钟恢复。
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公开(公告)号：CN101917188A
公开(公告)日：2010-12-15
申请号：CN201010240128.7
申请日：2010-07-29
Applicant: 西安空间无线电技术研究所
IPC: H03L7/08
Abstract: 一种解调器自恢复锁定的方法，解决了在工程应用中，往往在设备联试时突然遇到传输通道内噪声增大而造成解调器失锁又无法恢复正常锁定，开关解调器后又正常锁定的问题。造成这种问题的主要原因是噪声会在载波环路积分电路内形成累积，导致误差信号超出捕获环路带宽范围，解调器无法正常工作。本发明涉及一种解调器自恢复锁定的方法，判断环路滤波器输出是否超出设定的门限值，如果超出就对积分器清零，让解调器可以自恢复锁定。本发明通过判断环路滤波器的输出让解调器可以在低信噪比失锁状态下自恢复锁定，恢复解调功能，增加了解调器适应能力，并且避免频繁开关解调器降低其使用寿命的问题。
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公开(公告)号：CN101610146A
公开(公告)日：2009-12-23
申请号：CN200910089660.0
申请日：2009-07-23
Applicant: 西安空间无线电技术研究所
Abstract: 全数字解调中并行插值位同步系统及同步方法，(1)将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3；(2)分别对上述采样数据及uk进行插值处理；(3)将指示有效信号延迟至上述插值处理得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理结果进行抽取，得到符号的最大点和符号穿越点，并将符号的最大点输出；(4)根据步骤(3)中得到的符号的最大点和符号穿越点计算定时误差，并对该定时误差进行滤除噪声并调整幅度处理后得到NCO控制信号；(5)根据上述NCO控制信号确定指示有效信号及代表符号最大点与前一采样点的间隔uk，进入下一时钟周期，从步骤(1)开始执行。
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Patent Agency Ranking
公开(公告)号：CN106375000B
公开(公告)日：2018-08-31
申请号：CN201610781995.9
申请日：2016-08-30
Applicant: 西安空间无线电技术研究所
Abstract: 一种空间光接收解调装置，包括四象限光探测器、前置跨阻放大电路、低通滤波器、低噪声放大电路、采样时钟PLL电路、高速模数转换电路、FPGA处理电路、输出接口电路以及光电探测器供电和温控补偿电路。本发明采用空间光位置精跟踪信号和光通信信号一体化设计，将空间光位置误差跟踪计算和光接收解调集成于一体，简化了空间光通信的光学前端；利用低噪声放大器放大和FPGA幅度检测控制，实现了空间光的高灵敏度、宽动态范围接收放大，精跟踪位置误差信息提取；同时利用软件无线电思想，采用高速A/D采集和FPGA全数字处理，实现了空间光接收采集、解调恢复、位置误差控制和探测器的温度补偿。
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公开(公告)号：CN104320201B
公开(公告)日：2017-01-25
申请号：CN201410490978.0
申请日：2014-09-23
Applicant: 西安空间无线电技术研究所
IPC: H04B10/61
Abstract: 本发明涉及一种空间相干光通信高动态载波捕获跟踪环路，该载波捕获跟踪环路包括双锁频环路和锁相环路，采用双锁频环路将CPAFC跟踪算法与ODAFC跟踪算法有效相结合，进行频率捕获跟踪处理，其中CPAFC跟踪算法可以对渐变频偏进行捕获跟踪，ODAFC跟踪算法可以进行较大频偏的粗捕获，并根据锁定状态控制两个锁频环路的工作状态，在稳定锁定状态下，只采用CPAFC跟踪算法对渐变频率进行捕获跟踪，在失锁状态和进入失锁状态时，采用两个锁频环路共同进行频率捕获跟踪，可以实现较大频偏范围的捕获跟踪，本发明结合了两种算法的优点可以实现满足不同工作阶段载波捕获跟踪处理的需求，实现高动态条件下的载波稳定捕获跟踪。
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公开(公告)号：CN102082749B
公开(公告)日：2014-01-15
申请号：CN201010621236.9
申请日：2010-12-24
Applicant: 西安空间无线电技术研究所
IPC: H04L25/03
Abstract: 本发明公开了一种均衡器的权系数更新装置及方法，在所述装置中包括误差信号累加模块、控制模块、权系数产生模块、计数器。误差信号累加模块在计数器的控制下将权系数产生模块输出的各路误差信号分别进行累加抽取后输出；控制模块将误差信号累加模块的输出信号进行叠加，在计数器的控制下将叠加后的信号与门限信号进行比较，根据比较结果产生控制信号，并利用控制信号产生权系数更新信号；权系数产生模块利用从均衡器输出端返回的数据计算误差信号；并同时利用误差信号以及由解调数据经串并变换产生的2n路数据产生梯度信号；梯度信号分别经0到len-1个延迟器后的输出进行降len矢量抽取后获得len路矢量信号；len路矢量信号分别经len个累加器后输出信号Mkj；最后，根据权系数更新信号判断是否初始化权系数还是利用Mkj更新权系数。采用本发明降低了用于生成权系数所需数据的精度，进而用更少的资源达到了同样的性能，并提高了硬件处理速度。
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公开(公告)号：CN101741801B
公开(公告)日：2013-05-01
申请号：CN200910236855.3
申请日：2009-11-04
Applicant: 西安空间无线电技术研究所
IPC: H04L27/26
Abstract: 一种32路并行数据DFT的实现结构，本发明采用全并行结构，将32路并行数据按奇偶分裂成两个8路并行数据和1个16路并行数据，然后采用基2碟形算法对8路并行数据进行处理，采用基4碟形算法对16路并行数据进行处理，最后将两个8路并行数据的处理结果乘以常系数后与16路并行数据的处理结果进行直接加减运算，得到32路并行数据的DFT结果。本发明在频域上进行并行滤波，直接交叉乘积，相比时域多项滤波方法减少了延迟时间和乘法器个数，同时降低了FPGA处理规模，提高了硬件处理速度，非常适合于高速实时数字信号处理，可以节省硬件资源。本发明的实现结构完全可以用于32路并行数据的IDFT处理。
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公开(公告)号：CN103475612B
公开(公告)日：2016-06-29
申请号：CN201310446295.0
申请日：2013-09-26
Applicant: 西安空间无线电技术研究所
IPC: H04L27/22
Abstract: 一种高速并行OQPSK解调时钟的恢复系统，包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块。并行延迟模块对匹配滤波输出的4AR路基带数据中的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，与原4AR路并行I路数据一起送入并行插值计算模块，得到差值后的4AR路数据送入并行时钟误差提取模块得到并行时钟误差εT，同时将差值后的并行数据进行时钟锁定指示计算、累加积分得到门限值，将εT经过并行低通滤波后送给并行插值系数产生模块，产生新的4AR路插值系数反馈给并行插值计算模块。当门限达到稳定值、时钟环路锁定后，并行插值计算模块输出数据最大值，实现时钟恢复。
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