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公开(公告)号：CN113992486B
公开(公告)日：2023-05-12
申请号：CN202111258552.9
申请日：2021-10-27
Applicant: 西安微电子技术研究所
IPC: H04L25/03
Abstract: 本发明一种自适应双标分量极值对比判决反馈均衡电路，包括两抽头滤波器、阈值自适应单元、比较电路、时延单元、双标幅值均衡判决电路、系数更新单元和缓冲器；两抽头滤波器的输入端用于接收输入信号VIN，两抽头滤波器的输出端分别连接阈值自适应单元的输入端和比较电路的输入端，比较电路的输出端分别连接时延单元的输入端、双标幅值均衡判决电路的输入端和缓冲器的输入端，缓冲器用于输出信号VOUT；时延单元的输出端和阈值自适应单元的输出端均连接双标幅值均衡判决电路的输入端，双标幅值均衡判决电路的输出端连接系数更新单元的输入端，系数更新单元的输出端反馈连接两抽头滤波器的输入端。降低信号传输误码率，优化判决反馈均衡电路设计结构。
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公开(公告)号：CN111800226B
公开(公告)日：2023-02-07
申请号：CN202010612890.7
申请日：2020-06-30
Applicant: 西安微电子技术研究所
IPC: H04L1/00 , H04L12/40 , H04L12/417 , H04L12/423
Abstract: 本发明公开了一种基于硬件仲裁的边带管理电路及方法，边带管理电路中接收帧处理单元、简化介质独立接口、硬件仲裁单元、寄存器和发送帧处理单元均与主控制单元连接，系统总线接口、接收帧处理单元和发送帧处理单元均与通道仲裁单元连接，接收帧处理单元、发送帧处理单元和硬件仲裁单元均与简化介质独立接口连接。本发明基于硬件仲裁的边带管理电路在硬件上仅需增加两个外部引脚，通过环路上的设备之间直接进行仲裁操作码收发进行硬件仲裁控制，整个仲裁过程无需BMC与电路之间进行命令响应交互，减少了仲裁的等待时间；采用令牌传递的策略进行发送器的选定，仅持有令牌者可以进行数据发送，确保了发送权的传递，避免了发送冲突，提升了处理的效率。
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公开(公告)号：CN108847842B
公开(公告)日：2022-02-11
申请号：CN201810574786.6
申请日：2018-06-05
Applicant: 西安微电子技术研究所
Abstract: 本发明一种具有自刷新功能的抗单粒子翻转效应异步分频电路，包括多数表决电路和并联的三级计数分频模块，计数分频模块包括分频数配置电路和计数器电路。采用冗余结构、多数表决电路和自刷新方法大幅提升异步分频电路的抗单粒子翻转效应；通过冗余表决方式抑制单个分频电路中发生的单粒子翻转事件，且利用多数表决后输出频率信号对三个计数分频模块进行实时刷新控制，确保三个计数分频模块工作状态一致，消除了单粒子翻转效应在计数分频模块中的时序错误状态累积，大幅降低了异步分频电路的单粒子翻转概率，提高了集成电路在空间应用环境的可靠性。
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公开(公告)号：CN110806899A
公开(公告)日：2020-02-18
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN108763760A
公开(公告)日：2018-11-06
申请号：CN201810533154.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5081 , G06F13/1668
Abstract: 本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控制器同一时刻访问串行PROM或并行MRAM；存储区二为并行SRAM；其中片内ROM存储一级BOOT指令，且处理器访问片内ROM存储的内容；其中存储区一中存储二级BOOT指令和用户程序；其中处理器接入BOOTSEL控制引脚；存储器控制器接入ROMSEL控制引脚。采用硬件控制的方式选择上电复位的启动地址和访问的片外存储体类型，并且基于两级BOOT结构实现系统级芯片的三种上电启动方式。
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Patent Agency Ranking
公开(公告)号：CN108763106A
公开(公告)日：2018-11-06
申请号：CN201810551673.4
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F12/0871
Abstract: 本发明公开了一种基于交叉存储的Cache实现方法，在满足的条件下，一个周期填充一个Cache行的所有N个字，同时在命中判断周期使用同一地址读取所有M路对应的K个字，满足流水线对Cache访问的时序要求，N为Cache行的大小，K为流水线与Cache之间的数据位宽，并且N是K的整数倍，M为Cache的路数。本发明保证了可同时写入同一路一个Cache行的所有数据，又可同时读出不同路的相同地址的数据，充分利用了高性能片上总线的数据带宽，又满足了处理器流水线对Cache时序的要求。
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公开(公告)号：CN119906410A
公开(公告)日：2025-04-29
申请号：CN202411728277.6
申请日：2024-11-28
Applicant: 西安微电子技术研究所
IPC: H03K19/003 , H03K19/20
Abstract: 本发明提出一种防止下电过程异常跳变的双电源输出电路及工作方法，其目的是在内核逻辑电压先下电、输入输出单元电压后下电的情况，防止输出电路的输出信号状态发生异常跳变。该电路包括具有保持功能的电平转换器、驱动电路、内核逻辑电压监控电路和比较器。利用具有保持功能的电平转换器，并通过比较带隙基准输出参考电压与内核逻辑监控输出电压对其控制，当内核逻辑电压先下电、输入输出单元电压后下电时，比较器输出低电平，双电源输出电路处于保持工作模式，输出信号状态保持稳定，防止与该输出电路相连的外部器件执行错误操作。
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公开(公告)号：CN116822426A
公开(公告)日：2023-09-29
申请号：CN202310547557.6
申请日：2023-05-15
Applicant: 西安微电子技术研究所
IPC: G06F30/3312 , G06F115/08
Abstract: 本发明公开了一种数模混合IP的时序生成方法、系统、装置及介质，包括：获取数模混合IP的时序弧需求；基于数模混合IP的时序弧需求，提取数模混合IP中数字模块的时序弧的时序信息库文件；基于数模混合IP的时序弧需求，生成数模混合IP中与模拟模块相关的伪时序弧的时序信息库文件；基于时序弧的时序信息库文件和伪时序弧的时序信息库文件，生成数模混合IP的时序信息库文件。本发明的整个过程不需要调用电路仿真器进行仿真，不需要人工推算与整理，只需用户输入时序弧需求，即可快速、高效的生成数模混合IP的时序信息库文件，解决了相关技术中数模混合IP的时序生成时繁琐易错、需求大量计算和存储资源及生成耗时等问题。
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公开(公告)号：CN116599533A
公开(公告)日：2023-08-15
申请号：CN202310685603.9
申请日：2023-06-09
Applicant: 西安微电子技术研究所
IPC: H03M1/12
Abstract: 本发明公开了一种基于DICE和Miller‑C结构的抗辐射采样器电路结构，属于集成电路设计领域，本电路结构包括DICE模块和Miller‑C模块，DICE模块能够通过相邻节点之间的冗余数据恢复被单粒子轰击的存储节点的存储数据，从而提升整个电路结构在求值和保持阶段的抗辐射和抗干扰能力；通过与DICE模块相配合的Miller‑C模块，将采集到的数据样本，即存储节点中的存储数据进行冗余合并以及缓冲并输出，从而避免单粒子瞬态脉冲直接输出，两个模块协同配合下，大大提高了采样器的抗单粒子辐射能力；本采样器电路结构的原理和结构简单，便于制作和实施，具有良好的推广应用价值。
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公开(公告)号：CN108763760B
公开(公告)日：2022-03-22
申请号：CN201810533154.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F13/16
Abstract: 本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控制器同一时刻访问串行PROM或并行MRAM；存储区二为并行SRAM；其中片内ROM存储一级BOOT指令，且处理器访问片内ROM存储的内容；其中存储区一中存储二级BOOT指令和用户程序；其中处理器接入BOOTSEL控制引脚；存储器控制器接入ROMSEL控制引脚。采用硬件控制的方式选择上电复位的启动地址和访问的片外存储体类型，并且基于两级BOOT结构实现系统级芯片的三种上电启动方式。
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