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公开(公告)号：CN110798205A
公开(公告)日：2020-02-14
申请号：CN201911114801.X
申请日：2019-11-14
Applicant: 西安微电子技术研究所
IPC: H03K21/40
Abstract: 本发明公开了一种正交编码脉冲信号的零位检测方法及系统，通过将输入信号转换为计数方向信号、计数脉冲信号和零位脉冲信号，根据检测到的第一个零位脉冲信号确定初始零位，将初始零位发生时的正交编码脉脉冲信号的沿变信息、位置计数值和计数方向信号生成历史记录表，根据发生反向变化时的位置计数值进行反向预测得到预测零位信号信息，如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息一致，则反向后的零位点；如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息不一致，则以反向后的正交编码脉冲信号的零位信号信息为初始零位，本发明能够实现正交脉冲信号的自适应零位检测，有效提高电机控制系统的控制精度。
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公开(公告)号：CN112036117B
公开(公告)日：2023-06-20
申请号：CN202010889797.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F11/10
Abstract: 本发明公开了一种适用于多种位宽并行输入数据的CRC校验控制系统，AHB接口单元实现对AHB访问协议的解析；CRC计算单元对数据源进行CRC计算后，将CRC值进行输出；CRC预置值单元用于和CRC计算的结果进行比较；比较单元实现对校验值和预置值进行比对；计数单元实现对校验过程进行超时计数和对数据源进行计数，生成中断产生单元所需的条件；中断产生单元实现控制系统对外中断的产生。通过采用基于校验数据源选择最佳计算多项式的机制、数据并行校验机制以及中断控制处理机制等，实现对不同数据源采用不同多项式的快速并行校验，同时又能通过中断处理机制，提升控制系统工作的可靠性，解决了嵌入系统、SoC系统内数据可靠性问题。
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Patent Agency Ranking
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公开(公告)号：CN111459857B
公开(公告)日：2022-04-19
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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公开(公告)号：CN111459857A
公开(公告)日：2020-07-28
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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公开(公告)号：CN108845832A
公开(公告)日：2018-11-20
申请号：CN201810530629.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种提高处理器主频的流水线细分装置，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、异常处理级和数据写回级。通过降低片上一级Cache的访问延迟从而提高处理器主频的流水细分，从而满足在不增加Cache容量时能够提高处理器主频、或者在增加Cache容量后不损失处理器主频的实际应用需求。
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公开(公告)号：CN108762374A
公开(公告)日：2018-11-06
申请号：CN201810533146.0
申请日：2018-05-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种时钟管理电路及基于该电路的服务级芯片，包括时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数。通过小规模的电路结构降低时钟管理电路对锁相环的选择要求，提高了加固锁相环的通配性和集成灵活性，并针对高可靠的应用需求。相应的提高了服务级芯片中时钟管理单元对锁相环的集成能力，同时保证了时钟管理单元的可靠性。
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