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公开(公告)号：CN112035389B
公开(公告)日：2022-08-23
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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公开(公告)号：CN107992376B
公开(公告)日：2020-10-30
申请号：CN201711192783.8
申请日：2017-11-24
Applicant: 西安微电子技术研究所
Abstract: 本发明提供DSP处理器数据存储器主动容错方法和装置，装置设置在DSP处理器核流水线和核内数据存储器之间，用于数据存储器主动容错刷新；包括，用于加载数据存储器的LOAD指令译码、用于写数据存储器的STORE指令译码、队列访问模块、RSEC指令译码模块、数据存储器、数据纠检错模块、通用的寄存器文件、可纠正错状态寄存器、循环Record队列、数据存储器写操作模块和用于硬中断处理的中断处理模块；通过合适的流水线划分，基本不影响DSP处理器的频率性能。本发明可灵活控制硬件对容错的处理策略和时机，以较低成本满足系统可靠性，保证DSP处理器在出错异常情况下的执行效率。
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公开(公告)号：CN107992376A
公开(公告)日：2018-05-04
申请号：CN201711192783.8
申请日：2017-11-24
Applicant: 西安微电子技术研究所
Abstract: 本发明提供DSP处理器数据存储器主动容错方法和装置，装置设置在DSP处理器核流水线和核内数据存储器之间，用于数据存储器主动容错刷新；包括，用于加载数据存储器的LOAD指令译码、用于写数据存储器的STORE指令译码、队列访问模块、RSEC指令译码模块、数据存储器、数据纠检错模块、通用的寄存器文件、可纠正错状态寄存器、循环Record队列、数据存储器写操作模块和用于硬中断处理的中断处理模块；通过合适的流水线划分，基本不影响DSP处理器的频率性能。本发明可灵活控制硬件对容错的处理策略和时机，以较低成本满足系统可靠性，保证DSP处理器在出错异常情况下的执行效率。
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