公开(公告)号：CN116314182B

公开(公告)日：2024-05-31

申请号：CN202310315383.0

申请日：2023-03-28

Applicant: 江南大学

Inventor： 梁鸿基 ,  梁海莲 ,  顾晓峰 ,  刘俊良 ,  曹喜悦

IPC: H01L27/02 ,  H02H9/00 ,  H02H9/04 ,  H02H9/02

Abstract: 本发明涉及一种应用于低功耗LDO芯片的双向静电浪涌防护电路，其包括P衬底、第一深N阱、第一深P阱、第二深P阱、第一N阱、第二N阱、第三N阱、第一P阱、第二P阱、第三P阱、第四P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第四N+注入区、第六P+注入区和第五N+注入区。本发明通过引入多个二极管串触发SCR结构，降低器件触发电压和增加器件单位面积的ESD鲁棒性。

公开(公告)号：CN117973449A

公开(公告)日：2024-05-03

申请号：CN202410099133.2

申请日：2024-01-24

Applicant: 江南大学

Inventor： 虞致国 ,  祖文俊 ,  周海 ,  顾晓峰

IPC: G06N3/0464 ,  G06N3/048 ,  G06N3/063

Abstract: 本发明公开了一种面向卷积神经网络的ReLU与池化运算一体化电路及方法，该电路包括：电容阵列开关模块、电容阵列模块、比较器、ReLU运算与池化运算逻辑控制模块；ReLU运算与池化运算逻辑控制模块与电容阵列开关模块、ReLU开关模块相连、输出开关模块相连；比较器输出信号连接ReLU运算与池化运算逻辑控制模块。本发明利用比较器控制开关的开断进行ReLU运算并将运算后的电压存入电容阵列中进行池化运算，通过比较器的判断结果以及ReLU运算与池化运算逻辑控制模块最终输出最大池化或平均池化后的结果；将ReLU与池化运算通过一个电路实现，极大程度降低了模拟域进行ReLU和池化运算的复杂性，可广泛应用于大规模阵列的卷积神经网络的场景。

公开(公告)号：CN112988647B

公开(公告)日：2024-04-30

申请号：CN202110175842.0

申请日：2021-02-06

Applicant: 江南大学

Inventor： 虞致国 ,  洪广伟 ,  顾晓峰

IPC: G06F13/42 ,  G06F13/40

Abstract: 本发明公开了一种TileLink总线到AXI4总线转换系统及方法，属于总线协议转换技术领域。本发明针对TileLink总线和AXI4总线读写通道的不同，设计了TLToAXI4模块，TLFragmenter模块，AXI4IdIndexer模块，AXI4Deinterleaver模块，AXI4UserYanker模块和AXI4Buffer模块六个模块，通过将TileLink总线的A通道映射到AXI总线的读地址通道、写地址通道和写数据通道；AXI总线的读数据通道和写响应通道映射到TileLink总线的D通道，实现了TileLink总线到AXI4总线的转换，使得TileLink总线能够使用丰富的AXI4IP库，比如挂载AXI4接口的PCIE IP核，使得TileLink总线能访问到PCIE设备(网卡、显卡等)。

公开(公告)号：CN117879570A

公开(公告)日：2024-04-12

申请号：CN202410285291.7

申请日：2024-03-13

Applicant: 江南大学

Inventor： 虞致国 ,  董雅婷 ,  林郑源 ,  顾晓峰

IPC: H03K17/687 ,  H03K17/081 ,  H03K19/0185

Abstract: 本发明公开了抑制驱动电路输出级直接通路电流的分时控制电路及方法，属于集成电路技术领域。本申请方案通过在输出级前一级增加分时控制电路以调整输出级中PMOS晶体管和NMOS晶体管的导通时间，避免其同时导通，从而避免了电压切换过程中会出现大的直接通路电流，且由于直接通路电流是尖峰电流的重要组成部分，避免了直接通路电流即抑制了驱动输出级的尖峰电流，进而有效抑制了地弹效应，减小动态功耗。而且本申请是在输出级前一级增加分时控制电路来实现抑制驱动电路输出级直接通路电流，没有对驱动电路部分进行任何改变，因此不影响输出驱动能力。

公开(公告)号：CN117767718A

公开(公告)日：2024-03-26

申请号：CN202311807109.1

申请日：2023-12-26

Applicant: 江南大学

Inventor： 梁海莲 ,  曹喜悦 ,  宋书林 ,  张宏顺 ,  顾晓峰

IPC: H02M1/32 ,  H02H9/02 ,  H02H9/04

Abstract: 本发明属于集成电路的静电放电防护及抗浪涌技术领域，涉及一种适用于交流‑直流转换器的全芯片静电浪涌防护电路，通过设计稳压钳位电路和静电浪涌泄流电路，实现输入/输出端、电源端、接地端三个端口之间的双向ESD/EOS防护需求。本发明设计的全芯片ESD/EOS防护电路具有快速开启、强电压钳位、低导通电阻、高ESD/EOS防护效能比的特点。此外，本发明提出的全芯片ESD/EOS防护方案通过共用部分二极管、三极管，实现小面积、高单位面积鲁棒性的功能，可用于增强交流‑直流转换器的ESD/EOS防护能力，提升产品可靠性与稳定性。

公开(公告)号：CN117328034A

公开(公告)日：2024-01-02

申请号：CN202311255433.7

申请日：2023-09-26

Applicant: 江南大学

Inventor： 蔡正阳 ,  丁常源 ,  林依婷 ,  顾晓峰 ,  肖少庆 ,  南海燕

IPC: C23C16/30 ,  C23C16/52

Abstract: 本发明提供了一种以硫化镉作为硫源生长双层二维材料的方法，所述制备方法包括：将过渡金属源与硫化镉粉末在保护性气体中进行化学气相沉积反应，通过将沉积时的温度控制在700‑850℃，在生长衬底表面制备出AA堆叠和AB堆叠的双层过渡金属硫族化合物。所述双层过渡金属硫族化合物的尺寸为10‑100μm，厚度为1～3nm。本发明首次提出使用单硫分子的硫化镉粉体作为硫源来进行化学气相沉积生长堆叠方式可控的双层二维材料，本发明所述方法简单易操作，过程可控，所得材料形貌较好，具有广阔的应用前景。

公开(公告)号：CN117237726A

公开(公告)日：2023-12-15

申请号：CN202311214260.4

申请日：2023-09-20

Applicant: 江南大学

Inventor： 孙俊 ,  王慧玲 ,  顾晓峰 ,  胡遵豪 ,  周超 ,  吴豪

IPC: G06V10/764 ,  G06V10/774 ,  G06V10/82 ,  G06N3/0455 ,  G06N3/048 ,  G06N3/084 ,  G06N3/0895

Abstract: 一种基于弱监督自编码器的图像分类方法，具体为：将无标签图像以及k个有标签参考图像输入到自编码器模型的输入层中；计算原始自编码器模型的重构输出值与原始输入值之间的均方误差作为均方误差项；计算输入层和隐含层之间的权重平方和作为权重衰减项；计算整个自编码器模型的能量函数作为能量正则化项；计算判别视觉上的软多标签一致性相似度量作为软多标签学习项；在规定迭代次数内利用梯度下降法最小化自编码器模型的损失函数，得到自编码器模型的最优参数权重和偏置，对自编码器模型进行预训练；将测试数据输入已调整到最优的自编码模型中，然后将隐含层中提取的特征输入到分类器中进行分类，得到分类结果。

公开(公告)号：CN111045957B

公开(公告)日：2023-10-27

申请号：CN201911361276.1

申请日：2019-12-26

Applicant: 江南大学

Inventor： 顾晓峰 ,  李青青 ,  虞致国

IPC: G06F12/0846

Abstract: 本发明公开了一种与处理器流水线伪同频的ICache实现方法，属于集成电路技术领域。所述方法包括，步骤1：确定ICache的组织结构和工作频率；步骤2：设计ICache的访问和更新策略；步骤3：根据更新策略，确定每个存储体的时钟，保证伪同频ICache一个周期内可填充2*BW位宽的指令数据；步骤4：第一个周期请求访问ICache时，将Data存储体和Tag存储体相应地址的所有路的指令数据和valid+tag取出；步骤5：第二个周期请求访问ICache时，控制电路进行命中判断和Cacheline的有效判断。该方法能够实现ICache在处理器流水线的2分频下工作，且以流水线的时钟频率处理访问请求。

公开(公告)号：CN116936638A

公开(公告)日：2023-10-24

申请号：CN202310843891.6

申请日：2023-07-11

Applicant: 江南大学

Inventor： 赵琳娜 ,  顾晓峰 ,  鹿存莉 ,  季颖

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L27/07

Abstract: 本发明公开了一种具有内嵌沟道二极管的平面分离栅SiC MOSFET，属于半导体技术领域。该SiC MOSFET结构为分离栅极结构，在平面器件结构的基础上，内嵌了源极多晶硅结构，并与源极金属直接接触。通过在传统平面结构的基础上内嵌的源极多晶硅，使得器件的JFET区域变短，器件导通电阻增大。故为了降低器件的导通电阻，在栅极下方的JFET区域的浓度调大，宽度调大。正向导通时，相比于传统器件的两个导电沟道，本结构具有四个导电沟道。续流二极管的反向导通电压小于体二极管的反向导通电压，避免了体二极管的开启，降低了系统损耗。同时，避免了传统器件存在的双极退化效应，提高了器件的可靠性。

公开(公告)号：CN108158577B

公开(公告)日：2023-09-05

申请号：CN201810145303.0

申请日：2018-02-12

Applicant: 江南大学

Inventor： 虞致国 ,  黄翔 ,  魏敬和 ,  钱黎明 ,  顾晓峰

IPC: A61B5/256 ,  A61B5/308 ,  A61B5/332

Abstract: 本发明属于可穿戴设备技术领域，涉及一种基于压缩感知的低功耗心电信号处理电路，时钟分频模块分别与序列发生模块、压缩计算模块、存储模块及控制模块连接，序列发生模块输出端与压缩计算模块输入端连接，心电信号输入到压缩计算模块输入端，压缩计算模块将输入的心电数据利用压缩矩阵进行压缩运算，压缩计算模块输出端与存储模块连接，并将运算结果存储到存储模块，控制模块通过使能信号控制各个模块的开启或关闭；本发明将输入的N×1维心电数据与序列发生模块产生的M×N维矩阵通过压缩计算模块进行压缩运算，得到M维的压缩数，该电路具有较小的电路面积和较低的功耗，完成对心电信号的压缩处理，同时具有良好的压缩性能。