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Patent Agency Ranking
公开(公告)号：CN116387309A
公开(公告)日：2023-07-04
申请号：CN202310318302.2
申请日：2023-03-29
Applicant: 江南大学
IPC: H01L27/02
Abstract: 针对典型负载开关芯片的ESD/EOS防护措施不足、防护能力弱等缺点，本发明实例设计了一种适用于负载开关芯片的静电浪涌防护电路。本发明实例针对负载开关芯片的工作特性及其静电与浪涌防护等级需求，通过特殊的版图布局，设计多SCR泄流路径，实现快速开启、强抗浪涌防护能力等性能指标；通过调节击穿位置、改变内部三极管增益，抑制内部寄生效应、降低漏电流，实现低功耗、低信号传输损失率等性能指标。本发明实例提出了一种高集成、抗闩锁、强鲁棒性的双向静电与浪涌防护电路，并具有低漏电、弱寄生、强鲁棒性及维持电压可调等特点。
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公开(公告)号：CN116207094B
公开(公告)日：2024-07-19
申请号：CN202310313602.1
申请日：2023-03-28
Applicant: 江南大学
Abstract: 本发明涉及一种应用于高速传输接口芯片的静电与浪涌防护电路，其包括衬底、深N阱、N阱、第一P阱、第二P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第一P+注入区、第五N+注入区、第二P+注入区、第六N+注入区、第七N+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅以及其覆盖的第一薄栅氧化层、第二薄栅氧化层、第三薄栅氧化层构成。本发明通过SCR、NMOS、GGNMOS和PNP三极管的多重器件的复合式结构，能够达到低压触发和免疫闩锁的效果，从而克服现有技术存在的因触发电压过高而导致的在瞬态ESD应力下不能及时开启，以及回滞幅度过大易发生闩锁效应的问题。
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公开(公告)号：CN116314182B
公开(公告)日：2024-05-31
申请号：CN202310315383.0
申请日：2023-03-28
Applicant: 江南大学
Abstract: 本发明涉及一种应用于低功耗LDO芯片的双向静电浪涌防护电路，其包括P衬底、第一深N阱、第一深P阱、第二深P阱、第一N阱、第二N阱、第三N阱、第一P阱、第二P阱、第三P阱、第四P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第四N+注入区、第六P+注入区和第五N+注入区。本发明通过引入多个二极管串触发SCR结构，降低器件触发电压和增加器件单位面积的ESD鲁棒性。
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公开(公告)号：CN116314182A
公开(公告)日：2023-06-23
申请号：CN202310315383.0
申请日：2023-03-28
Applicant: 江南大学
Abstract: 本发明涉及一种应用于低功耗LDO芯片的双向静电浪涌防护电路，其包括P衬底、第一深N阱、第一深P阱、第二深P阱、第一N阱、第二N阱、第三N阱、第一P阱、第二P阱、第三P阱、第四P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第四N+注入区、第六P+注入区和第五N+注入区。本发明通过引入多个二极管串触发SCR结构，降低器件触发电压和增加器件单位面积的ESD鲁棒性。
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公开(公告)号：CN116207094A
公开(公告)日：2023-06-02
申请号：CN202310313602.1
申请日：2023-03-28
Applicant: 江南大学
Abstract: 本发明涉及一种应用于高速传输接口芯片的静电与浪涌防护电路，其包括衬底、深N阱、N阱、第一P阱、第二P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第一P+注入区、第五N+注入区、第二P+注入区、第六N+注入区、第七N+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅以及其覆盖的第一薄栅氧化层、第二薄栅氧化层、第三薄栅氧化层构成。本发明通过SCR、NMOS、GGNMOS和PNP三极管的多重器件的复合式结构，能够达到低压触发和免疫闩锁的效果，从而克服现有技术存在的因触发电压过高而导致的在瞬态ESD应力下不能及时开启，以及回滞幅度过大易发生闩锁效应的问题。
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