公开(公告)号：CN101533803A

公开(公告)日：2009-09-16

申请号：CN200910008039.7

申请日：2009-02-19

Applicant: 株式会社瑞萨科技

Inventor： 木村绅一郎 ,  岛本泰洋 ,  久本大

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/792 ,  H01L29/49

CPC classification number: H01L27/11568 ,  H01L29/42328 ,  H01L29/792

Abstract: 本发明提供一种非易失性半导体存储装置的制造方法及非易失性半导体存储装置。在同一硅衬底1上包括具有控制栅电极(CGs)和侧壁存储栅电极(MGs)的分裂栅型存储单元(M1A)、具有单存储栅电极(MGu)的单栅极型存储单元(M2)的非易失性半导体存储装置中，在第一区域(R1)隔着控制栅电极(ICs)形成控制栅电极(CGs)，在第一区域(R1)隔着电荷积蓄膜(IMs)形成侧壁存储栅电极(MGs)，同时在第二区域(R2)隔着电荷积蓄膜(IMs)形成单存储栅电极(MGu)。此时，侧壁存储栅电极(MGs)和单存储栅电极(MGu)由同一工序形成，控制栅电极(CGs)和侧壁存储栅电极(MGs)以电绝缘的状态相邻地配置。

公开(公告)号：CN101295735A

公开(公告)日：2008-10-29

申请号：CN200810095311.5

申请日：2008-04-25

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  岛本泰洋 ,  峰利之 ,  青木康伸 ,  鸟羽功一 ,  安井感

IPC: H01L29/792 ,  H01L29/51 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/42344 ,  H01L29/513 ,  H01L29/66833

Abstract: 本发明提供一种使数据保持特性提高的非易失性半导体存储器件。在通过热载流子注入来进行写入或者擦除的存储单元中，包括作为由电荷蓄积部的氮化硅膜(SIN)、位于其上下的氧化膜(BOTOX)、(TOPOX)的层叠膜构成的ONO膜；其上部的存储器栅电极(MG)；源极区域(MS)以及漏极区域(MD)，使包含在氮化硅膜(SIN)中的N－H键和Si－H键的总密度为5×1020cm－3以下。

公开(公告)号：CN101132006A

公开(公告)日：2008-02-27

申请号：CN200710128214.7

申请日：2007-07-05

Applicant: 株式会社瑞萨科技

Inventor： 手贺直树 ,  三木浩史 ,  岛本泰洋 ,  久本大 ,  石丸哲也

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供一种半导体器件及其制造方法，能够提高采用MONOS方式的分离栅极型存储单元的抗改写性。选择栅极(8)下端部附近的底部氧化膜(9a)和氮化硅膜(9b)的界面与硅衬底(1)(p型阱3)和栅极绝缘膜(7)的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜(7)和底部氧化膜(9a)在选择栅极(8)下端部附近连续且光滑地连接。根据该结构，能缓和写入时注入到氮化硅膜(9b)的电子分布的局部存在化，减少由热空穴清除而产生的电子残留。因此，能够抑制因改写而产生的电子残留量的增加速率，并且在清除时能抑制阈值电压不会下降到预定电压的问题。

公开(公告)号：CN1870267A

公开(公告)日：2006-11-29

申请号：CN200610082652.X

申请日：2006-05-24

Applicant: 株式会社瑞萨科技

Inventor： 岛本泰洋 ,  由上二郎 ,  井上真雄 ,  水谷齐治

IPC: H01L27/088 ,  H01L27/092 ,  H01L29/78 ,  H01L29/51 ,  H01L21/8238 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/092 ,  H01L21/28035 ,  H01L21/28202 ,  H01L21/28229 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/518 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件及其制造方法，用于提高具有CMISFET的半导体器件的性能。构成CMISFET的n沟道型MISFET(40)、和p沟道型MISFET(41)的栅极绝缘膜(14、15)，由氮氧化硅膜构成；栅极电极(23、24)，包括位于栅极绝缘膜(14、15)上的硅膜。在栅极电极(23、24)与栅极绝缘膜(14、15)的界面附近，以1×1013～5×1014原子/cm2的面密度导入了像Hf这样的金属元素。n沟道型MISFET(40)和p沟道型MISFET(41)的沟道区域的杂质浓度，被控制在1.2×1018/cm3以下。

公开(公告)号：CN1835238A

公开(公告)日：2006-09-20

申请号：CN200610059663.6

申请日：2006-03-17

Applicant: 株式会社瑞萨科技

Inventor： 水谷齐治 ,  井上真雄 ,  由上二郎 ,  土本淳一 ,  野村幸司 ,  岛本泰洋

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/51 ,  H01L21/8232 ,  H01L21/336

Abstract: MISFET(10)包括：p型衬底(1)，具有杂质浓度C的沟道区域(20)；绝缘膜(11)，形成在沟道区域(20)上且由SiO2构成；绝缘膜(12)，形成在绝缘膜(11)上且由HfSiON构成。设想另一MISFET，该MISFET包括：衬底，具有杂质浓度C的沟道区域，由与衬底(1)相同的材质构成；以及绝缘膜，形成在沟道区域上且只由SiON构成，设定沟道区域(20)的杂质浓度C，以便使沟道区域(20)中的电子迁移率的最大值变得比沟道区域中的电子迁移率的最大值高。由此，可降低电源电压，并降低功耗。