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公开(公告)号：CN1338115A
公开(公告)日：2002-02-27
申请号：CN99816394.5
申请日：1999-12-10
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L21/76229 , H01L21/76224 , H01L21/76232 , H01L27/10852 , H01L28/91
Abstract: 一种制造集成电路的方法,它包含下列步骤:以氮化硅(14)和侧壁间隔(16)作为掩模,利用干法腐蚀方法,在衬底(1)的隔离区中制作沟槽(2a);从氮化硅(14)清除侧壁间隔(16);以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面,使其剖面具有圆度。
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公开(公告)号：CN101174633A
公开(公告)日：2008-05-07
申请号：CN200710194140.7
申请日：2001-12-26
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 本发明提供一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。
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公开(公告)号：CN1139976C
公开(公告)日：2004-02-25
申请号：CN99104394.4
申请日：1999-03-26
Applicant: 株式会社日立制作所
IPC: H01L21/76
CPC classification number: H01L21/76232
Abstract: 在具有SGI构造的半导体元件中，在假定元件形成区域的宽度(有源区宽度)为D(微米)，SGI的沟氧化量为T(微米)和沟的下端部分的曲率半径为R时，对D、T、R进行选择使得它们满足D＜0.4(-100R+7)-1(-230T+14.5)，其中，T大于0.01(微米)的关系而构成的半导体元件，具有减轻在沟下端部分的硅衬底上发生的应力，不产生异常的漏泄电流的优良的特性。
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公开(公告)号：CN1244731A
公开(公告)日：2000-02-16
申请号：CN99111786.7
申请日：1999-08-11
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L27/10 , H01L21/8244
CPC classification number: H01L27/105 , H01L27/1052
Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth,与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤,以设定驱动MISFETQd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。
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公开(公告)号：CN100394605C
公开(公告)日：2008-06-11
申请号：CN01814905.7
申请日：2001-12-26
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 为了提供半导体集成电路器件，如能够减少SRAM之各个存储单元中产生的软错误的高性能半导体集成电路器件，采用从二氧化硅薄膜之表面上突出的形状，形成SRAM存储单元的交叉连接部分的布线的表面，该存储单元具有一对其栅极和漏极分别交叉连接的n沟道型MISFET。在布线上形成作为电容绝缘薄膜的氮化硅薄膜和上电极。由于可以利用布线、氮化硅薄膜和上电极形成电容，所以能够减少由α射线引起的软错误。由于可以在布线的各个侧壁上形成电容，所以能够增加容量。
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Patent Agency Ranking
公开(公告)号：CN1449586A
公开(公告)日：2003-10-15
申请号：CN01814905.7
申请日：2001-12-26
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 为了提供半导体集成电路器件，如能够减少SRAM之各个存储单元中产生的软错误的高性能半导体集成电路器件，采用从二氧化硅薄膜之表面上突出的形状，形成SRAM存储单元的交叉连接部分的布线的表面，该存储单元具有一对其栅极和漏极分别交叉连接的n沟道型MISFET。在布线上形成作为电容绝缘薄膜的氮化硅薄膜和上电极。由于可以利用布线、氮化硅薄膜和上电极形成电容，所以能够减少由α射线引起的软错误。由于可以在布线的各个侧壁上形成电容，所以能够增加容量。
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公开(公告)号：CN100459132C
公开(公告)日：2009-02-04
申请号：CN99111786.7
申请日：1999-08-11
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L27/10 , H01L21/8244
Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth，与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤，以设定驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。
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公开(公告)号：CN1275801A
公开(公告)日：2000-12-06
申请号：CN00117939.X
申请日：2000-06-01
Applicant: 株式会社日立制作所
IPC: H01L21/76
CPC classification number: H01L21/76232 , H01L29/0657
Abstract: 在衬底上形成衬垫氧化膜和防氧化膜,除去部分防氧化膜和衬垫氧化膜露出衬底,后退衬垫氧化膜,刻蚀衬底露出面,形成规定深度沟槽,后退衬垫氧化膜,氧化沟槽部分,向其内部埋入埋入绝缘膜,除去防氧化膜上的埋入绝缘膜和防氧化膜, 除去衬垫氧化膜,在氧化沟槽部分前,各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率,使氧化工序仅仅进行1次,制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。
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公开(公告)号：CN1145208C
公开(公告)日：2004-04-07
申请号：CN00117939.X
申请日：2000-06-01
Applicant: 株式会社日立制作所
IPC: H01L21/762
CPC classification number: H01L21/76232 , H01L29/0657
Abstract: 在衬底上形成衬垫氧化膜和防氧化膜，除去部分防氧化膜和衬垫氧化膜露出衬底，后退衬垫氧化膜，刻蚀衬底露出面，形成规定深度沟槽，后退衬垫氧化膜，氧化沟槽部分，向其内部埋入埋入绝缘膜，除去防氧化膜上的埋入绝缘膜和防氧化膜，除去衬垫氧化膜，在氧化沟槽部分前，各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率，使氧化工序仅仅进行1次，制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。
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