公开(公告)号：CN1252832C

公开(公告)日：2006-04-19

申请号：CN03148711.4

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  联晶半导体股份有限公司

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L29/78 ,  H01L27/115 ,  H01L21/8247 ,  G11C16/02

CPC classification number: H01L27/11526 ,  H01L21/28123 ,  H01L21/76224 ,  H01L21/823481 ,  H01L27/105 ,  H01L27/11546

Abstract: 本发明的目的在于提供可以有效地抑制在衬底上产生的晶体缺陷，性能良好的半导体器件和制造方法。其特征在于包括：半导体衬底，具有上述半导体衬底上形成的沟和埋入到上述沟内的埋入绝缘膜的元件隔离区，和与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上边的栅极电极的有源区域，上述栅极电极的至少一部分位于上述元件隔离区上边，且存在有上述栅极电极的第1元件隔离区的上述埋入绝缘膜的上侧的第1端面，位于比不存在上述栅极电极膜的第2元件隔离区的上述埋入绝缘膜的第2端面更往上边的区域。

公开(公告)号：CN101150128A

公开(公告)日：2008-03-26

申请号：CN200610059879.2

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  株式会社瑞萨科技

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L27/04 ,  H01L27/115 ,  H01L29/78

Abstract: 一种半导体器件，其特征在于具有：半导体衬底；含形成在所述衬底中的沟槽和埋入在沟槽内的绝缘膜的元件隔离区；形成在所述衬底中的有源区，该有源区包括其上形成有栅绝缘膜的阱区，该栅绝缘膜上形成有栅电极，阱区包括与栅电极相对应地设置的源和漏扩散区，其中，沟槽中的埋入绝缘膜具有平面延伸到衬底中的底表面，且该埋入绝缘膜包围着有源区，该底表面延伸的深度比扩散区深；埋入绝缘膜有至少包围源和漏扩散区的凹陷的上部平表面，以防止元件隔离区所引起的晶体缺陷，所述凹陷的上部平表面的深度从衬底的平表面算起大于等于所述源和漏扩散区的杂质分布的峰值浓度的深度；沿沟槽中的埋入绝缘膜的侧面和底面形成有氮氧化物膜，该氮氧化物膜与衬底相接触。

公开(公告)号：CN100511682C

公开(公告)日：2009-07-08

申请号：CN200610059879.2

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  株式会社瑞萨科技

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L27/04 ,  H01L27/115 ,  H01L29/78

Abstract: 一种半导体器件，其特征在于具有：半导体衬底；含形成在所述衬底中的沟槽和埋入在沟槽内的绝缘膜的元件隔离区；形成在所述衬底中的有源区，该有源区包括其上形成有栅绝缘膜的阱区，该栅绝缘膜上形成有栅电极，阱区包括与栅电极相对应地设置的源和漏扩散区，其中，沟槽中的埋入绝缘膜具有平面延伸到衬底中的底表面，且该埋入绝缘膜包围着有源区，该底表面延伸的深度比扩散区深；埋入绝缘膜有至少包围源和漏扩散区的凹陷的上部平表面，以防止元件隔离区所引起的晶体缺陷，所述凹陷的上部平表面的深度从衬底的平表面算起大于等于所述源和漏扩散区的杂质分布的峰值浓度的深度；沿沟槽中的埋入绝缘膜的侧面和底面形成有氮氧化物膜，该氮氧化物膜与衬底相接触。

公开(公告)号：CN1145208C

公开(公告)日：2004-04-07

申请号：CN00117939.X

申请日：2000-06-01

Applicant: 株式会社日立制作所

Inventor： 石塚典男 ,  三浦英生 ,  池田修二 ,  吉田安子 ,  鈴木範夫 ,  渡部浩三 ,  金光賢司

IPC: H01L21/762

CPC classification number: H01L21/76232 ,  H01L29/0657

Abstract: 在衬底上形成衬垫氧化膜和防氧化膜，除去部分防氧化膜和衬垫氧化膜露出衬底，后退衬垫氧化膜，刻蚀衬底露出面，形成规定深度沟槽，后退衬垫氧化膜，氧化沟槽部分，向其内部埋入埋入绝缘膜，除去防氧化膜上的埋入绝缘膜和防氧化膜，除去衬垫氧化膜，在氧化沟槽部分前，各向同性刻蚀和后退衬垫氧化膜使沟槽上端部分圆角化具有曲率，使氧化工序仅仅进行1次，制造不会使沟槽上端部分的晶体管的电性不合格的半导体装置。

公开(公告)号：CN1471173A

公开(公告)日：2004-01-28

申请号：CN03148711.4

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  联晶半导体股份有限公司

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L29/78 ,  H01L27/115 ,  H01L21/8247 ,  G11C16/02

CPC classification number: H01L27/11526 ,  H01L21/28123 ,  H01L21/76224 ,  H01L21/823481 ,  H01L27/105 ,  H01L27/11546

Abstract: 本发明的目的在于提供可以有效地抑制在衬底上产生的晶体缺陷，性能良好的半导体器件和制造方法。其特征在于包括：半导体衬底，具有上述半导体衬底上形成的沟和埋入到上述沟内的埋入绝缘膜的元件隔离区，和与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上边的栅极电极的有源区域，上述栅极电极的至少一部分位于上述元件隔离区上边，且存在有上述栅极电极的第1元件隔离区的上述埋入绝缘膜的上侧的第1端面，位于比不存在上述栅极电极膜的第2元件隔离区的上述埋入绝缘膜的第2端面更往上边的区域。