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公开(公告)号：CN101826515A
公开(公告)日：2010-09-08
申请号：CN201010110092.0
申请日：2010-02-02
Applicant: 株式会社日立制作所
IPC: H01L25/00
CPC classification number: H01L25/18 , G11C5/04 , H01L25/0657 , H01L2224/05001 , H01L2224/05009 , H01L2224/0557 , H01L2224/05571 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2924/01019 , H01L2924/13091 , H01L2924/00 , H01L2224/05599 , H01L2224/05099
Abstract: 本发明提供一种半导体集成电路器件，能在具有贯通孔的层叠结构的半导体芯片中实现高速的芯片间通信。在层叠为N级的半导体芯片(3001～300N)的贯通孔路径中，在各半导体芯片(3001～300N)内设置循环缓冲电路(301)。例如，由半导体芯片(300N)的输出缓冲电路(107)发送的信号经由各半导体芯片(3001～300N)的循环缓冲电路(301)而传输至半导体芯片(3001)的输入缓冲电路(108)。各循环缓冲电路(301)能够将其输入侧和输出侧的阻抗分离，因此，能减少由寄生于各半导体芯片(3001～300N)的贯通孔路径的寄生电容引起的波形品质的劣化，并能高速传输信号。
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公开(公告)号：CN100459132C
公开(公告)日：2009-02-04
申请号：CN99111786.7
申请日：1999-08-11
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L27/10 , H01L21/8244
Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth，与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤，以设定驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。
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公开(公告)号：CN1964193A
公开(公告)日：2007-05-16
申请号：CN200610160553.9
申请日：2003-01-30
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H03K19/00 , H03K19/003 , H03K19/094 , H01L27/02
CPC classification number: H03K19/0016
Abstract: 本发明涉及简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。逻辑电路具有能够根据输入控制信号中断到逻辑门的电源的n沟道型第一晶体管，和能够与由第一晶体管的电源中断操作连锁地将逻辑门的输出节点固定为高电平的p沟道型第二晶体管，并且第一晶体管的阈电压设置成高于作为逻辑门组成部分的晶体管的阈电压。用于中断到逻辑门的电源的装置由第一晶体管来实现，并且用于将逻辑门的输出节点固定为高电平的装置由第二晶体管来实现，从而简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。
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公开(公告)号：CN1126109C
公开(公告)日：2003-10-29
申请号：CN97116156.9
申请日：1997-08-05
Applicant: 株式会社日立制作所
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C7/18 , G06F12/0802 , G11C7/065
Abstract: 半导体存储装置，具备有：存储器阵列(BANK1)；连接于读出放大器(104)上的第1全程位线(RGBL)；连接到写入放大器(102)上的第2全程位线(WGBL)；和使上述多条位线(LBL)选择性地连到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)。
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公开(公告)号：CN1964193B
公开(公告)日：2011-01-19
申请号：CN200610160553.9
申请日：2003-01-30
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H03K19/00 , H03K19/003 , H03K19/094 , H01L27/02
CPC classification number: H03K19/0016
Abstract: 本发明涉及简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。逻辑电路具有能够根据输入控制信号中断到逻辑门的电源的n沟道型第一晶体管，和能够与由第一晶体管的电源中断操作连锁地将逻辑门的输出节点固定为高电平的p沟道型第二晶体管，并且第一晶体管的阈电压设置成高于作为逻辑门组成部分的晶体管的阈电压。用于中断到逻辑门的电源的装置由第一晶体管来实现，并且用于将逻辑门的输出节点固定为高电平的装置由第二晶体管来实现，从而简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。
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Patent Agency Ranking
公开(公告)号：CN1516195A
公开(公告)日：2004-07-28
申请号：CN03123695.2
申请日：1997-08-05
Applicant: 株式会社日立制作所
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C7/18 , G06F12/0802 , G11C7/065
Abstract: 半导体存储装置，具备有：存储器阵列(BANK1)；连接于读出放大器(104)上的第1全程位线(RGBL)；连接到写入放大器(102)上的第2全程位线(WGBL)；和使上述多条位线(LBL)选择性地连到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)。
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公开(公告)号：CN1244731A
公开(公告)日：2000-02-16
申请号：CN99111786.7
申请日：1999-08-11
Applicant: 株式会社日立制作所
IPC: H01L27/11 , H01L27/10 , H01L21/8244
CPC classification number: H01L27/105 , H01L27/1052
Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth,与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤,以设定驱动MISFETQd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。
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公开(公告)号：CN102651488A
公开(公告)日：2012-08-29
申请号：CN201110458305.3
申请日：2011-12-23
Applicant: 株式会社日立制作所
IPC: H01M10/42
CPC classification number: H01M10/4207 , G01R31/3658 , H01M6/42 , H01M10/482 , Y10T307/685
Abstract: 本发明提供一种蓄电池系统，其串联连接多个蓄电池模块，不产生绝缘破坏就能够更换劣化的蓄电池模块。具有串联连接的多个蓄电池模块(510～530)的蓄电池系统具有如下的机构(521、522)：在要拆下蓄电池模块(520)的情况下，在断开与蓄电池模块(520)相连接的通信线之后，断开与蓄电池模块(520)相连接的电源线。
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公开(公告)号：CN101714128A
公开(公告)日：2010-05-26
申请号：CN200910226057.2
申请日：2008-07-11
Applicant: 株式会社日立制作所
IPC: G06F13/40
CPC classification number: G06F13/4045 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，其包括通过三维耦合发送时钟信号的三维耦合时钟发送电路；和通过三维耦合接收时钟信号的三维耦合时钟接收电路。
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公开(公告)号：CN101355080A
公开(公告)日：2009-01-28
申请号：CN200810130349.1
申请日：2008-07-11
Applicant: 株式会社日立制作所
CPC classification number: G06F13/4045 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，具有发送访问请求的起动器；接收上述访问请求并发送访问响应的目标；对上述访问请求和上述访问响应进行中继的路由器(路由器A105)；以及与外部进行通信的三维耦合电路(三维收发部A1301)，上述三维耦合电路与上述路由器邻接而配置。
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