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公开(公告)号：CN1126109C
公开(公告)日：2003-10-29
申请号：CN97116156.9
申请日：1997-08-05
Applicant: 株式会社日立制作所
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C7/18 , G06F12/0802 , G11C7/065
Abstract: 半导体存储装置，具备有：存储器阵列(BANK1)；连接于读出放大器(104)上的第1全程位线(RGBL)；连接到写入放大器(102)上的第2全程位线(WGBL)；和使上述多条位线(LBL)选择性地连到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)。
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公开(公告)号：CN1043695C
公开(公告)日：1999-06-16
申请号：CN94112845.8
申请日：1994-12-02
Applicant: 株式会社日立制作所
IPC: G11C7/00
CPC classification number: G11C7/1048
Abstract: 在一个半导体存储装置中，不受制作工艺起波的影响，实现高速的数据放大。公用数据线对的电位被差分放大器的电流负反馈设定在基准电压。以此方式降低了公用数据线对内的信号幅度。用负反馈环内的晶体管将来自存储单元的电流转变为电压。即使差分放大器的偏置电压有起伏，也可以降低公用数据线对内的信号幅度，以低电功耗实现高速数据放大。
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公开(公告)号：CN100385572C
公开(公告)日：2008-04-30
申请号：CN03123695.2
申请日：1997-08-05
Applicant: 株式会社日立制作所
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C7/18 , G06F12/0802 , G11C7/065
Abstract: 半导体存储装置，具备有：存储器阵列(BANK1)；连接于读出放大器(104)上的第1全程位线(RGBL)；连接到写入放大器(102)上的第2全程位线(WGBL)；和使多条位线(LBL)选择性地连到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)。
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公开(公告)号：CN1270223C
公开(公告)日：2006-08-16
申请号：CN03107554.1
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的具有包含晶体管的第1电路块和第2电路块，在上述第1电路块和上述第2电路块之间进行信号交换的半导体集成电路装置，其特征是：具有衬底偏压发生电路，用于把偏压加在形成该第1电路块的晶体管的半导体衬底上，具有输出固定电路，用于在上述衬底偏压发生电路使上述衬底偏压变化时，固定从上述第2电路块向上述第1电路块输入的信号的至少一部分的电平。
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公开(公告)号：CN1195324C
公开(公告)日：2005-03-30
申请号：CN98812670.2
申请日：1998-12-21
Applicant: 株式会社日立制作所
CPC classification number: H01L27/0207 , G11C5/14 , G11C5/146 , G11C5/147 , H01L27/0928 , H01L27/11807 , H01L2924/0002 , H03K19/0016 , H01L2924/00
Abstract: 为了提供在保持其高质量的同时，能够满足快速工作和低功耗特性的半导体IC装置，例如微处理器等，本发明的半导体IC装置构成为包括：具有形成于半导体衬底上的各晶体管的主电路(LOG)，用于控制将加于衬底上的电压的衬底偏置控制电路(VBC)，所说主电路包括开关晶体管(MN1和MP1)，用于控制将加于衬底上的电压，从衬底偏置控制电路输入的控制信号进入每个开关晶体管的栅，并且所说控制信号反回所说衬底偏置控制电路。
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Patent Agency Ranking
公开(公告)号：CN1519906A
公开(公告)日：2004-08-11
申请号：CN200410004963.5
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L21/66 , H01L21/82 , H01L27/092
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1442769A
公开(公告)日：2003-09-17
申请号：CN03107554.1
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的具有包含晶体管的第1电路块和第2电路块，在上述第1电路块和上述第2电路块之间进行信号交换的半导体集成电路装置，其特征是：具有衬底偏压发生电路，用于把偏压加在形成该第1电路块的晶体管的半导体衬底上，具有输出固定电路，用于在上述衬底偏压发生电路使上述衬底偏压变化时，固定从上述第2电路块向上述第1电路块输入的信号的至少一部分的电平。
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公开(公告)号：CN1398407A
公开(公告)日：2003-02-19
申请号：CN01804803.X
申请日：2001-02-08
Applicant: 株式会社日立制作所
Abstract: 关于具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。
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公开(公告)号：CN1253379A
公开(公告)日：2000-05-17
申请号：CN99118577.3
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L27/092 , H01L27/04
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中,通过把衬底偏置控制装置102设置为第1状态,在MOS晶体管中流过大电流,把衬底偏置控制装置设定为第2状态,把上述大电流控制为较小的值,进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值,是对于NMOS晶体管的衬底偏置低的电压值,第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1109997A
公开(公告)日：1995-10-11
申请号：CN94112845.8
申请日：1994-12-02
Applicant: 株式会社日立制作所
IPC: G11C7/06
CPC classification number: G11C7/1048
Abstract: 在一个半导体存储装置中，不受制作工艺起波的影响，实现高速的数据放大。公用数据线对的电位被差分放大器的电流负反馈设定在基准电压。以此方式降低了公用数据线对内的信号幅度。用负反馈环内的晶体管将来自存储单元的电流转变为电压。即使差分放大器的偏置电压有起伏，也可以降低公用数据线对内的信号幅度，以低电功耗实现高速数据放大。
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