公开(公告)号：CN1909247A

公开(公告)日：2007-02-07

申请号：CN200610109136.1

申请日：2006-08-02

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  古贺淳二

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/28097 ,  H01L29/458 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66772 ,  H01L29/7833 ,  H01L29/785 ,  H01L29/78609

Abstract: 一种场效应晶体管包括第一导电型的第一半导体区、隔着栅极绝缘膜形成在第一半导体区的沟道区上的栅电极、被形成为将沟道区置于之间的源漏电极、形成在源漏电极和沟道区之间的第二导电型的第二半导体区和形成在源漏电极和第一和第二半导体区中每个之间的第二导电型的第三半导体区，该第二半导体区产生了源漏电极的延伸区，该第三半导体区通过从源漏电极的偏析而形成并具有比第二半导体区更高的杂质浓度。

公开(公告)号：CN101330055A

公开(公告)日：2008-12-24

申请号：CN200810125334.6

申请日：2008-06-20

Applicant: 株式会社东芝

Inventor： 山内尚 ,  西义史 ,  木下敦宽 ,  土屋义规 ,  古贺淳二 ,  加藤弘一

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823814 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/785

Abstract: 提供在CMIS构造的半导体器件中降低n型以及p型MISFET的界面电阻的半导体器件的制造方法以及半导体器件。该半导体器件的制造方法以及半导体器件的特征在于，在第一半导体区域上形成n型MISFET的栅极绝缘膜和栅电极，在第二半导体区域上形成p型MISFET的栅极绝缘膜和栅电极，对第一半导体区域离子注入As，形成n型扩散层，在第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理形成第一硅化物层，在第一硅化物层上以及第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将第一硅化物层进行厚膜化，并且形成第二硅化物层，对第二硅化物层离子注入B或者Mg之后，施加第三热处理。

公开(公告)号：CN101093805A

公开(公告)日：2007-12-26

申请号：CN200710112100.3

申请日：2007-06-22

Applicant: 株式会社东芝

Inventor： 山内尚 ,  木下敦宽 ,  土屋义规 ,  古贺淳二

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/26513 ,  H01L21/28097 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636

Abstract: 一种半导体器件，包括：其中形成有沟道区的第一导电类型的第一半导体区；在该沟道区上形成的栅绝缘膜；在沟道区两侧的SixGe1－x(0＜x＜1)层；在SixGe1－x层上形成的第二导电类型的具有从1021～1022原子/cm3范围的受控杂质浓度的一对第二半导体区；和在第二半导体区上形成的含镍的硅化物层。还公开了该半导体器件的制造方法。

公开(公告)号：CN101013704A

公开(公告)日：2007-08-08

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN1819200A

公开(公告)日：2006-08-16

申请号：CN200610006642.8

申请日：2006-01-27

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  土屋义规 ,  古贺淳二

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L21/28105 ,  H01L21/28097 ,  H01L21/32155 ,  H01L21/82385 ,  H01L29/66651 ,  H01L29/785

Abstract: 一种半导体器件，其包括半导体衬底；在该半导体衬底上形成的第一栅极绝缘膜；在该半导体器件上形成的第二栅极绝缘膜；在该第一栅极绝缘膜上形成并完全硅化的第一栅电极；和在第二栅电极上形成并完全硅化的第二栅电极，第二栅极绝缘膜的栅极长度和栅极宽度大于第一栅电极的长度和宽度，且第二栅极绝缘膜的厚度小于第二栅电极的厚度。

公开(公告)号：CN1738060A

公开(公告)日：2006-02-22

申请号：CN200510092657.6

申请日：2005-08-19

Applicant: 株式会社东芝

Inventor： 土屋义规 ,  古贺淳二

IPC: H01L29/78 ,  H01L27/02 ,  H01L27/092

CPC classification number: H01L21/823814 ,  H01L21/26513 ,  H01L21/28061 ,  H01L21/823835 ,  H01L21/84 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66643 ,  H01L29/7839

Abstract: 本申请公开了一种半导体器件，其包括具有隔离区的半导体衬底；以及MIS晶体管，其包括在半导体衬底上方形成的栅电极，具有插在二者之间的栅绝缘膜以及在半导体衬底上形成的夹住栅电极的一对接触层，所述接触层在半导体衬底和接触层之间的界面上具有界面层，所述界面层包括含有至少一种选自Er、Gd、Tb、Dy、Ho、Tm、Yb、Lu和Pt组成的组中的金属的金属硅化物。

公开(公告)号：CN100533745C

公开(公告)日：2009-08-26

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN101431081A

公开(公告)日：2009-05-13

申请号：CN200810178674.5

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN100472811C

公开(公告)日：2009-03-25

申请号：CN200410068632.8

申请日：2004-09-03

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  古贺淳二

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/458 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66643 ,  H01L29/66772 ,  H01L29/66795 ,  H01L29/7833 ,  H01L29/7839 ,  H01L29/78618 ,  H01L29/78645

Abstract: 提供一种场效应型晶体管及其制造方法，可以降低源/漏的寄生电阻，抑制短沟道效应且降低泄露电流。该场效应型晶体管，包括：构成沟道区的第一半导体区；在上述第一半导体区上夹着栅绝缘膜形成的栅电极；对应于上述栅电极，在上述第一半导体区的两侧形成的源/漏电极；以及在上述第一半导体区和上述源/漏电极之间分别形成的、杂质浓度比上述第一半导体区高的第二半导体区，且上述第二半导体区的与上述沟道区相接的部分，在无电压施加的状态下在整个沟道长度方向上被耗尽化。沟道长度方向上的厚度小于等于10nm，且形成为比由杂质浓度决定的耗尽层宽度更薄。

公开(公告)号：CN100397657C

公开(公告)日：2008-06-25

申请号：CN200410098350.2

申请日：2004-12-03

Applicant: 株式会社东芝

Inventor： 土屋义规 ,  入沢寿史 ,  木下敦宽 ,  古贺淳二

IPC: H01L29/78 ,  H01L27/092 ,  H01L29/43

CPC classification number: H01L29/4908 ,  H01L21/28052 ,  H01L21/28097 ,  H01L21/823835 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/84 ,  H01L27/092 ,  H01L27/1203 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/66643 ,  H01L29/785

Abstract: 一种半导体器件，包括：硅衬底、形成在所述硅衬底的表面上的n型沟道区、与所述n型沟道区的表面相对形成的n型源区和n型漏区、形成在所述n型源区和所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的具有金属元素M和第一IV族半导体元素Si1-aGea(0≤a≤1)的化合物的第一栅极、形成在所述硅衬底的所述表面上的p型沟道区、与所述p型沟道区的表面相对形成的p型源区以及p型漏区、形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的具有所述金属元素M和第二IV族半导体元素Si1-cGec(0≤c≤1，a≠c)的化合物的第二栅极。