公开(公告)号：CN112713187B

公开(公告)日：2024-02-20

申请号：CN202010951394.4

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 坂野竜则 ,  下条亮平

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 本发明提供半导体装置，其能够降低导通时的导通损耗及关断时的开关损耗。半导体装置具备：半导体部上的第1电极；与第1电极相反的一侧的第2电极；第1～第3控制电极，设置于半导体部与第1电极之间；及第1及第2控制端子，与第1及第2控制电极分别电连接。第1～第3控制电极分别位于在半导体部的第1面侧设置的沟槽中，第3控制电极位于第1及第2控制电极之间。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层位于第1层与第1电极之间，第3层选择性地设置于第2层与第1电极之间。第4层设置于第1层与第2电极之间。第1电极与第2层及第3层电连接。

公开(公告)号：CN116825833A

公开(公告)日：2023-09-29

申请号：CN202210811220.7

申请日：2022-07-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  下条亮平

IPC: H01L29/739 ,  H01L29/423

Abstract: 实施方式提供能够减少开关损失的半导体装置以及半导体电路。实施方式的半导体装置具备：第一沟槽；第一栅极电极，被设于第一沟槽之中；第二沟槽；第二栅极电极，被设于第二沟槽之中；第三沟槽；第三栅极电极，被设于第三沟槽之中；第一电极焊盘，与第一栅极电极电连接；第二电极焊盘，与第二栅极电极电连接；以及第三电极焊盘，与第三栅极电极电连接，其特征在于，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第一沟槽相接且与第一栅极电极对置的导电型半导体区域的厚度薄，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第二沟槽相接且与第二栅极电极对置的导电型半导体区域的厚度薄。

公开(公告)号：CN116805624A

公开(公告)日：2023-09-26

申请号：CN202210805135.X

申请日：2022-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  下条亮平 ,  末代知子

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/8249

Abstract: 实施方式提供能够提高生产性的半导体装置及其制造方法。实施方式的半导体装置包括第1电极、多个单位元件区域及分区区域。各单位元件区域包括第1半导体部分、第2电极及第1导电部。第1半导体部分包括设置于第1电极之上的第1导电型的第1半导体区域、设置于第1半导体区域之上的第2导电型的第2半导体区域及设置于第2半导体区域之上的第1导电型的第3半导体区域。第2电极设置于第2、3半导体区域之上并与第2、3半导体区域电连接。第1导电部包括隔着第1绝缘膜而与第2半导体区域相对的部分。多个单位元件区域彼此包括至少一部分的共通模式。分区区域包括与第1半导体部分连续的第2半导体部分并将多个单位元件区域分区。

公开(公告)号：CN114823884A

公开(公告)日：2022-07-29

申请号：CN202110798618.7

申请日：2021-07-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  南川阳代 ,  早濑茂昭

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式的半导体装置具备半导体部、第一、第二电极、控制电极以及控制布线。所述半导体部包括第一～第六层。所述半导体部设于所述第一以及第二电极之间。所述第二层设于所述第一层与所述第二电极之间，所述第三层设于所述第二层与所述第二电极之间。所述第四层以及所述第五层在所述第一层与所述第一电极之间排列。所述控制电极以及所述控制布线在所述半导体部上排列。所述控制电极设于所述第二电极与所述半导体部之间。所述第六层设于所述第一层与所述控制布线之间，所述第五层位于所述第一电极与所述第六层之间。所述第一层在所述第五层与所述第六层之间包含载流子陷阱。

公开(公告)号：CN109509789A

公开(公告)日：2019-03-22

申请号：CN201810181594.9

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  中村和敏 ,  安原纪夫 ,  玉城朋宏

IPC: H01L29/739 ,  H01L27/06

Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。

公开(公告)号：CN105826316A

公开(公告)日：2016-08-03

申请号：CN201610052225.0

申请日：2016-01-26

Applicant: 株式会社东芝

Inventor： 下条亮平

IPC: H01L27/04 ,  H01L27/02 ,  H01L29/06

CPC classification number: H01L27/0727 ,  H01L27/0629 ,  H01L29/0834 ,  H01L29/36 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/8613 ,  H01L27/04 ,  H01L27/0203 ,  H01L29/0603 ,  H01L29/0684

Abstract: 根据一个实施例，半导体装置包含具有绝缘栅极双极晶体管的第一区和具有二极管的第二区。所述第一区和所述第二区形成于同一芯片中。所述第二区的击穿电压低于所述第一区的击穿电压。

公开(公告)号：CN104916672A

公开(公告)日：2015-09-16

申请号：CN201410448492.0

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/6634 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7396 ,  H01L29/7813

Abstract: 本发明提供一种可靠性高的半导体装置及其制造方法。实施方式的半导体装置包括：第一电极；第二电极，其包含向第一电极侧延伸的部分；第一导电型的第一半导体层，其设置在第一电极与第二电极之间；第二导电型的第一半导体区域，其设置在第一半导体层与第二电极之间；第一导电型的第二半导体区域，其设置在第一半导体区域与第二电极之间，与所述部分接触；第三电极，其位于第一电极与所述部分之间，隔着第一绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域，且连接在所述部分；第四电极，其隔着第二绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域；以及第二导电型的第三半导体区域，其设置在第一半导体区域与第二半导体区域之间。

公开(公告)号：CN114447112B

公开(公告)日：2025-04-22

申请号：CN202110971529.8

申请日：2021-08-24

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  坂野竜则 ,  加藤贵大

IPC: H10D12/00 ,  H10D62/10

Abstract: 本发明公开半导体装置以及半导体模块。提供能够降低损耗的半导体装置以及半导体模块。根据实施方式，半导体装置包括第1电极、第2电极、第3电极、第4电极、半导体构件、第1绝缘构件以及第2绝缘构件。半导体构件设置于第2电极与第1电极之间。第1半导体构件包括第1～第7半导体区域。第4半导体区域具有第1杂质浓度、第1载流子浓度以及第4半导体区域的体积相对于半导体构件的体积的第1体积比。第7半导体区域具有比第1杂质浓度高的第2导电类型的第2杂质浓度、比第1载流子浓度高的第2导电类型的第2载流子浓度以及比第1体积比高的第2体积比中的至少任意一个。第2体积比是第7半导体区域相对于半导体构件的体积的体积比。

公开(公告)号：CN118553760A

公开(公告)日：2024-08-27

申请号：CN202310661307.5

申请日：2023-06-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 前多和诗 ,  下条亮平 ,  早濑茂昭

IPC: H01L29/06 ,  H01L23/58

Abstract: 半导体装置具备：半导体层，具有元件区域和包围它的末端区域，且具有第一导电型的第一半导体部、在元件区域中位于第一半导体部上的第二导电型的第二半导体部和在末端区域中位于第一半导体部上的第一导电型的第三半导体部；第一电极，设于第二半导体部上；第二电极，设于第三半导体部上；半绝缘膜，设于半导体层的末端区域上，与第一电极及第二电极相接；绝缘膜，设于半导体层与半绝缘膜之间；以及绝缘性的保护膜。绝缘膜具有：内周部，设于第一电极中的位于末端区域侧的端部与第二半导体部中的位于末端区域侧的端部之间；外周部，设于第二电极与半导体层之间；以及中间部，设于内周部与外周部之间。中间部的厚度比内周部的厚度及外周部的厚度薄。

公开(公告)号：CN117673135A

公开(公告)日：2024-03-08

申请号：CN202211696034.X

申请日：2022-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  河村圭子 ,  下条亮平 ,  布施香织

IPC: H01L29/739 ,  H01L29/423

Abstract: 半导体装置包括第1电极、第2电极、第1导电部件、半导体部件及绝缘部件。第1导电部件在第1电极的第1面与第1导电区域间。半导体部件在第1面与第2电极间。半导体部件包括第1至第五半导体区域。第1半导体区域包括第1至第3部分区域。第1部分区域在第1方向处于第1面与第1导电部件间。第2部分区域在第1方向处于第1面与第3部分区域间。第2半导体区域的一部分处于第1导电部件与第1导电部间。第2半导体区域在第1方向处于第3部分区域与第3半导体区域间。第4半导体区域处于第1面与第1及第2部分区域间。第5半导体区域在第1方向处于第2半导体区域与第1导电部间。绝缘部件的第1绝缘区域在半导体部件与第1导电部件间。