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公开(公告)号：CN102014111B
公开(公告)日：2013-09-18
申请号：CN200910195309.X
申请日：2009-09-04
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
Abstract: 一种数据传输方法、消息引擎、通信节点及网络系统。所述数据传输方法包括：将对应一项数据传输的消息拆分成多个读请求和多个写请求，每i(i＞1)个读请求对应一个写请求；按所述消息的请求顺序发送读请求；在写请求对应的i个读请求的响应都返回后，发送该写请求；在所述消息中的所有写请求的响应返回后，发送所述消息的回答字。需要特别强调的是，读响应和写结束的返回都是乱序的。所述数据传输方法、消息引擎、通信节点及网络系统可以显著提高消息处理的吞吐率和链路的利用率。
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公开(公告)号：CN102929588A
公开(公告)日：2013-02-13
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102880585A
公开(公告)日：2013-01-16
申请号：CN201210370444.5
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/52
Abstract: 一种用于具有多个处理器核心的处理器系统的同步器包括：同步向量表、同步处理部件、断连分析处理部件、以及死锁检查部件。同步向量表由多个条目组成，分别用于接收并对应保存来自多个处理器核心的当前待同步位图请求信息。同步处理部件用于通过查询同步向量表来对同步向量表中的情况进行分析和处理，从而在待同步处理器核心均符合同步要求时向处理器核心返回同步完成信号。断连分析处理部件用于接收降级指示信号，并且根据降级指示信号将同步器设置为降级同步模式或者非降级同步模式；断连分析处理部件用于接收断连位信号，根据断连位信号更改同步向量表，从而实现在位处理器核心与降级断连处理器核心的同步功能。
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公开(公告)号：CN102830952A
公开(公告)日：2012-12-19
申请号：CN201210326452.X
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于指令块的指令发射控制方法及装置、以及处理器。判断处于指令准备发射状态的指令的指令类型。若判定所述处于指令准备发射状态的指令的指令类型是栏栅指令，则进一步判断发射条件；若判定还有更先执行序的指令不能发射，则使得作为栏栅指令的所述处于指令准备发射状态的指令不能发射；若判定更先执行序的指令均能发射或均已发射，则发射作为栏栅指令的所述处于指令准备发射状态的指令。如果判定所述处于指令准备发射状态的指令的指令类型是普通指令，则进一步判断发射条件；若判定还有更先执行序的栏栅指令未发射，则使得作为普通指令的所述处于指令准备发射状态的指令不能发射；若判定无更先执行序的栏栅指令未发射，则发射作为普通指令的所述处于指令准备发射状态的指令。
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公开(公告)号：CN102014111A
公开(公告)日：2011-04-13
申请号：CN200910195309.X
申请日：2009-09-04
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
Abstract: 一种数据传输方法、消息引擎、通信节点及网络系统。所述数据传输方法包括：将对应一项数据传输的消息拆分成多个读请求和多个写请求，每i(i＞1)个读请求对应一个写请求；按所述消息的请求顺序发送读请求；在写请求对应的i个读请求的响应都返回后，发送该写请求；在所述消息中的所有写请求的响应返回后，发送所述消息的回答字。需要特别强调的是，读响应和写结束的返回都是乱序的。所述数据传输方法、消息引擎、通信节点及网络系统可以显著提高消息处理的吞吐率和链路的利用率。
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Patent Agency Ranking
公开(公告)号：CN101470623A
公开(公告)日：2009-07-01
申请号：CN200710160669.7
申请日：2007-12-26
Applicant: 无锡江南计算技术研究所
IPC: G06F9/46 , G06F15/163
Abstract: 一种队列管理方法，包括：初始设置队列指针和队列计数器，所述队列指针包括头指针、虚尾指针和实尾指针；发送对应于接收到的队列消息的写请求，并根据发送的写请求的数量累加虚尾指针；根据接收到的写结束确认更新队列计数器，并根据所述写结束确认所包含的元素空间的地址和更新后的队列计数器更新实尾指针，所述头指针和实尾指针之间的元素空间为可消费的队列空间。本发明还公开了一种队列管理器、队列消息的处理方法和系统，不需要顺序执行写请求也能保证队列尾指针的更新和数据写入队列的元素空间的同步，可适用于在大规模并行计算机系统上实现高效的基于队列消息的传送机制，扩大了队列消息的应用范围。
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公开(公告)号：CN110727412B
公开(公告)日：2022-01-07
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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公开(公告)号：CN110688156B
公开(公告)日：2021-02-02
申请号：CN201910864343.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/30
Abstract: 本发明提供一种直接支持64个结构寄存器的RISC指令集编码格式，属于计算机体系结构和处理器微结构技术领域。该直接支持64个结构寄存器的RISC指令集编码格式中，所有指令编码保持32位定长，编码字段包括结构寄存器索引字段Ra、结构寄存器索引字段Rb、结构寄存器索引字段Rc、结构寄存器索引字段Rd、主操作码OPC、功能码FUNC、子功能码SUBF、立即数#b、立即数#c、立即数偏移字段disp。本发明在不增加指令字长，满足RISC指令集基本功能需求的前提下，降低因结构寄存器数量不足而带来的编程难度，避免小容量结构寄存器与大容量物理寄存器之间进行映射的逻辑开销。
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公开(公告)号：CN110716709A
公开(公告)日：2020-01-21
申请号：CN201910864339.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/503
Abstract: 本发明提供支持进位借位正常传递的多精度大整数算术运算加速单元，属于计算机体系结构和处理器微结构技术领域。该支持进位借位正常传递的多精度大整数算术运算加速单元包括512位操作数A[511:0]、512位操作数B[511:0]、进位借位寄存器索引idx、进位借位寄存器、512位运算结果RSLT[511:0]、功能码opf和运算装置。本发明可以直接实现512位数据之间的加减运算，进位借位寄存器保存512位计算的进借位，便于扩展实现更高精度大整数之间的加减运算，还可以直接实现两组128位数据之间的乘法运算，配合移位加操作可扩展实现更高精度大整数之间的乘法运算。
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公开(公告)号：CN110688156A
公开(公告)日：2020-01-14
申请号：CN201910864343.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/30
Abstract: 本发明提供一种直接支持64个结构寄存器的RISC指令集编码格式，属于计算机体系结构和处理器微结构技术领域。该直接支持64个结构寄存器的RISC指令集编码格式中，所有指令编码保持32位定长，编码字段包括结构寄存器索引字段Ra、结构寄存器索引字段Rb、结构寄存器索引字段Rc、结构寄存器索引字段Rd、主操作码OPC、功能码FUNC、子功能码SUBF、立即数#b、立即数#c、立即数偏移字段disp。本发明在不增加指令字长，满足RISC指令集基本功能需求的前提下，降低因结构寄存器数量不足而带来的编程难度，避免小容量结构寄存器与大容量物理寄存器之间进行映射的逻辑开销。
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