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公开(公告)号：CN115268836A
公开(公告)日：2022-11-01
申请号：CN202210966617.3
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载的控制结构及方法。一种累加器缓冲的数据累加卸载的控制结构，包括累加器缓冲控制逻辑，包括用于生成累加结果缓存信号的第一控制逻辑单元和用于生成累加结果卸载信号的第二控制逻辑单元；缓冲模块，包括控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加结果缓存信号和累加结果卸载信号。本发明缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，当一轮累加结果缓存结束后，缓冲模块可直接进入下一轮累加结果的缓存，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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公开(公告)号：CN110716797A
公开(公告)日：2020-01-21
申请号：CN201910852485.X
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种面向多请求来源的DDR4性能平衡调度结构及方法。一种面向多请求来源的DDR4性能平衡调度结构，包括多个访存请求调度缓冲，用于提高对应访存请求来源的访存带宽；多来源的连续仲裁部件，用于选择出一个访存请求进行发射；DDR4存储器件，用于接收多来源的连续仲裁部件发射的访存请求。一种面向多请求来源的DDR4性能平衡调度方法，包括L1.对每个访存请求来源的访存请求均设置一个访存请求调度缓冲；L2.多来源的连续仲裁部件通过仲裁策略选择出一个访存请求进行发射。本申请面向多请求来源分别设置多个访存请求调度缓冲，能够在提高访存带宽的同时，减少对访存延迟的影响，提高了系统的综合访存性能。
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公开(公告)号：CN110704366A
公开(公告)日：2020-01-17
申请号：CN201910858177.8
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F15/78
Abstract: 本发明涉及大规模FPGA验证平台实现技术领域，具体为一种基于FPGA内部IDDR和ODDR电路的管脚复用装置及方法。一种基于FPGA内部IDDR和ODDR电路的管脚复用装置，包括输入输出单元，以IDDR电路作为输入、ODDR电路作为输出。一种基于FPGA内部IDDR和ODDR电路的管脚复用方法，包括1）采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元。本申请采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元，实现多FPGA片间的信号传输，有效控制了输入输出的延迟一致性；FPGA片间仅传输数据信号，不传输倍频发送时钟，其数据通过本地时钟产生的倍频接收时钟进行采样接收，该电路通过动态配置接口来调节接收时钟的相位，从而实现不同传输延迟下的可靠传输。
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Patent Agency Ranking
公开(公告)号：CN112163187B
公开(公告)日：2023-07-07
申请号：CN202011290004.X
申请日：2020-11-18
Applicant: 无锡江南计算技术研究所
IPC: G06F17/14
Abstract: 本发明涉及数字信号处理领域，具体涉及一种超长点数超高性能FFT计算装置。本发明通过以下技术方案得以实现的：一种超长点数超高性能FFT计算装置，包含FFT计算模块和控制单元，所述FFT计算模块数量为两个，分别为计算模块一和计算模块二；还包含两个三维转置存储器和二维转置存储器；三维转置存储器一的数据输入端连接主存，数据输出端连接计算模块一；所述二维转置存储器的数据输入端连接所述计算模块一，数据输出端连接所述计算模块二。本发明的目的是提供一种超长点数超高性能FFT计算装置，通过全新的数据转置处理方式，增加数据平滑性，使得FFT数据处理过程中数据带宽利用率高，大大增加处理效率。
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公开(公告)号：CN115470450A
公开(公告)日：2022-12-13
申请号：CN202211046721.7
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及人工智能技术领域，具体涉及一种矩阵乘运算装置及其低开销异常定位方法，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器、异常检测控制器和本地局部存储器，异常检测控制器与南侧一行及东侧一列运算核心连接，运算核心包括乘法器、加法器、累加数据寄存器和异常寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和，并输出到南侧的运算核心的累加数据寄存器，异常寄存器与乘法器及加法器连接。本发明的有益技术效果包括：能够及时排查异常情况，提高异常排除效率。
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公开(公告)号：CN110727530A
公开(公告)日：2020-01-24
申请号：CN201910861819.X
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于窗口的错误访存请求重传系统及方法。基于窗口的错误访存请求重传系统，包括重传缓冲，用于缓存正在飞行的请求，如果请求完成则将其释放，如果请求出错则根据出错请求的错误类型进行重传；错误监测模块，用于获取出错请求的错误类型。基于窗口的错误访存请求重传方法，包括1）将符合要求的请求进行发射并加入到读FIFO或写FIFO中；2）如果请求出错，则根据出错请求的错误类型通过重传发射FIFO进行重传；如果请求发射正常，则将其释放。本申请能够有效挽救大部分由于DDR4存储器访存链路上信号偶发错误导致的读ECC错、写CRC错和命令地址校验错所带来的故障，使其能够满足访存请求的保序原则。
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公开(公告)号：CN110718263A
公开(公告)日：2020-01-21
申请号：CN201910846816.9
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G11C29/56 , G11C29/44 , G06F11/263
Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。
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公开(公告)号：CN110688209A
公开(公告)日：2020-01-14
申请号：CN201910852487.9
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于二叉树的大窗口访存流量调度缓冲结构及方法。一种基于二叉树的大窗口访存流量调度缓冲结构，包括存储条目，用于记录访存请求的信息；空条目队列，用于以队列的形式挂载存储条目；调度二叉树，用于以二叉树的形式组织存储条目。访存请求的信息包括访存请求信息、条目的左子指针、条目的右子指针。本申请在访存请求到达缓冲时，即将其组织成二叉树结构，在发射时只需要选择二叉树的根节点即可，能够在面对大量访存请求时，实现大规模的访存请求调度，挖掘访存序列的局部性，提高访存带宽，缓解访存墙问题。
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