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公开(公告)号：CN113469348B
公开(公告)日：2024-02-20
申请号：CN202110684264.3
申请日：2021-06-21
Applicant: 安徽大学
IPC: G06N3/063
Abstract: 本发明公开了一种联想记忆中多次泛化和分化的神经形态电路，包括三个输入信号端IN1、IN2、IN3，一个总输出信号OUT，输入信号端IN1、IN2、IN3定义为三个前神经元，前神经元IN1对应巴甫洛夫联想记忆中的非条件反射信号，前神经元IN2和IN3对应条件反射信号；输入信号经处理后得到对应的三个输出信号OUT1、OUT2、OUT3，再经或门U12后得到总输出信号OUT；其中，或门U12定义为后神经元，总输出信号OUT为后神经元接受刺激后发出的信号。上述电路能仿生巴甫洛夫联想记忆中的多次泛化和彻底分化现象，也能仿生传统巴甫洛夫联想记忆中的学习和遗忘现象，具有广阔的应用前景。
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公开(公告)号：CN116931873B
公开(公告)日：2023-11-28
申请号：CN202311159955.7
申请日：2023-09-11
Applicant: 安徽大学
Abstract: 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116931873A
公开(公告)日：2023-10-24
申请号：CN202311159955.7
申请日：2023-09-11
Applicant: 安徽大学
Abstract: 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116168736A
公开(公告)日：2023-05-26
申请号：CN202310409612.5
申请日：2023-04-18
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
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公开(公告)号：CN119299881A
公开(公告)日：2025-01-10
申请号：CN202411814242.4
申请日：2024-12-11
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/616 , H04N25/709 , H04N25/571
Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。
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Patent Agency Ranking
公开(公告)号：CN118280410B
公开(公告)日：2024-07-30
申请号：CN202410652070.9
申请日：2024-05-24
Applicant: 安徽大学
IPC: G11C11/419 , G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及10T1C‑SRAM存算单元、存算阵列、及存算电路。本发明公开了一种10T1C‑SRAM存算单元，包括6T‑SRAM部、XOR运算部。6T‑SRAM部为经典的6T‑SRAM。XOR运算部包括2个PMOS管P3~P4、2个NMOS管N5~N6、1个电容C0。在存内计算模式下，Q、A在XOR运算部进行XOR运算，运算结果通过C0充电到LCBL上。本发明提供的10T1C‑SRAM存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。本发明解决了现有XOR运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题。
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公开(公告)号：CN117176137A
公开(公告)日：2023-12-05
申请号：CN202311228870.X
申请日：2023-09-21
Applicant: 安徽大学
IPC: H03K19/0185 , H03K19/20
Abstract: 本发明属于数字逻辑电路领域，具体涉及一种稳定的高速锁存电路、锁存器及集成电路。锁存电路用于实现数据的快速传输和稳定保持。电路由12个晶体管构成，分别为6个PMOS管PM1～PM6，以及6个NMOS管NM1～NM6。PM1和NM1构成第一反相器，PM2和NM2构成第二反相器；PM3和NM3作为耦合切换开关对，耦合切换开关对用于根据使能信号调整第一反相器和第二反相器的耦合状态。PM4～PM6和NM4～NM6分别作为第一采样电路和第二采样电路；二者用于调整输入信号与反相器的隔离状态，并在传输模式下将不同电平状态的数据传输至输出节点。本发明解决了现有锁存器的传输速率和稳定性等性能无法满足CMOS图像传感器等高速电路的需求的问题。
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公开(公告)号：CN116364137A
公开(公告)日：2023-06-30
申请号：CN202310345783.6
申请日：2023-04-03
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种同侧双位线的8T单元，量化电路、逻辑运算电路、编码电路，存算电路以及CIM芯片。8T单元具有数据读写保持功能和布尔逻辑运算功能，支持“与”、“或”、“同或”三类逻辑运算的单独或并行操作；8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，其中，P1、P2，以及N1～N4构成经典的6TSRAM结构，N5的栅极接反相存储节点QB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2；其中，字线RWL1和RWL2用于输入逻辑运算所需的其中一个操作数，位线RBL且/或CBL用于输出对应的运算结果。本发明解决了现有各类存算电路方案支持的逻辑运算功能较为单一，应用场景较窄的问题。
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公开(公告)号：CN116030861A
公开(公告)日：2023-04-28
申请号：CN202310038973.3
申请日：2023-01-12
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高稳定性的MOSFET‑TFET混合型14T‑SRAM单元电路，和使用了该种14T‑SRAM单元电路封装而成的模块。本发明采用MOSFET晶体管作为SRAM的传输管，消除了当TFET晶体管用作SRAM单元的传输晶体管时出现正偏p‑i‑n电流的问题；采用两个施密特型反相器构成锁存结构，利用MOSFET晶体管N9、N10对每个反相器的反馈作用，可改善TFET器件的延迟输出饱和特性，提高SRAM单元的稳定性；采用PTFET晶体管P1、P2作为写操作时的上拉电路结构，可降低SRAM单元的写功耗；采用NTFET晶体管N5、N6构成读电路部分，可提高SRAM单元的读能力和读速度。
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公开(公告)号：CN115811279A
公开(公告)日：2023-03-17
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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