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公开(公告)号：CN105205476A
公开(公告)日：2015-12-30
申请号：CN201510688167.6
申请日：2015-10-21
Applicant: 上海红神信息技术有限公司 , 复旦大学
IPC: G06K9/00
CPC classification number: G06K9/00268 , G06K9/00281
Abstract: 本发明涉及一种基于LBP特征的人脸识别硬件架构，其包括：LBP值计算模块；与所述LBP值计算模块连接的分块统计模块；与所述分块统计模块连接的乒乓缓存结构；以及与所述乒乓缓存结构连接的比较识别模块。本发明在不断接收人脸检测灰度图片的像素数据的同时对各个像素数据进行LBP数值计算，然后在对各个LBP数值进行直方统计的同时将已存储的各张人脸检测灰度图片的特征向量读出，并且在对各张人脸检测灰度图片的特征向量进行不断存储的同时将已存储的各张人脸检测灰度图片的特征向量读出，最后同时将多张人脸检测灰度图片与所有训练图片比较，从而实现人脸识别速度的大幅度提升。
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公开(公告)号：CN104836636A
公开(公告)日：2015-08-12
申请号：CN201510086524.1
申请日：2015-02-17
IPC: H04L1/00 , H04L12/403
CPC classification number: H04L1/00 , H04L12/403
Abstract: 本发明实施例提供一种基于新型CAN帧进行通信的方法、装置及系统。本发明实施例中，通过对原有CAN 2.0帧的数据域进行扩展，使之能够传输更多的数据，同时，还在新帧数据域及校验域中一些固定位置加入固定值，使得CAN 2.0设备能够采样到这些固定值，并完成正确校验，避免发生错误，实现对现有的CAN 2.0设备的兼容。
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公开(公告)号：CN102831268A
公开(公告)日：2012-12-19
申请号：CN201210291806.1
申请日：2012-08-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计自动化技术领域，具体为一种支持用户定制的可编程逻辑阵列版图快速生成方法。本发明方法步骤为：准备单元版图并且为单元版图建立配置文件；计算单元版图的规模大小；将单元子版图进行拼接；预留用户设定的版图形状。本发明基于已有的单元版图库，能够在快速生成任意指定规模的版图文件的同时使得所生成的版图性能接近人工定制生成的版图性能。本方法生成的版图主要特点在于：一是所生成的可编程逻辑阵列版图规模大小是可定制的，即用户能够指定版图的阵列规模大小；二是根据用户设定的版图形状要求，可以自动在版图上预留这些区域，便于在可编程逻辑阵列版图中嵌入其他IP核。
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公开(公告)号：CN107727727A
公开(公告)日：2018-02-23
申请号：CN201711113675.7
申请日：2017-11-13
Applicant: 复旦大学
IPC: G01N27/62
Abstract: 本发明属于生物分析技术领域，具体为一种蛋白质鉴定方法及系统。本发明方法包括：根据蛋白酶对待测蛋白质进行酶切操作，利用蛋白质串联质谱技术获得待测蛋白质的二级质谱；对蛋白质数据库中的蛋白质序列进行虚拟酶切操作，提取符合要求的第一类肽段；利用FPGA加速算法根据第一类肽段生成理论谱；利用FPGA加速模块将待测蛋白质的二级质谱与理论谱对比，进行相似性打分；将得分结果最高的理论谱对应的肽段序列确定为蛋白质的肽段序列；依次确定蛋白质的所有肽段序列，得到蛋白质序列。采用本发明所提供的蛋白质鉴定方法及系统，实现了在FPGA上加速，整个打分过程加速约为25倍左右，加速效果良好，提高了系统的运行效率。
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公开(公告)号：CN103914580A
公开(公告)日：2014-07-09
申请号：CN201310323430.2
申请日：2013-07-29
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，涉及一种用于对FPGA电路的可编程位流文件进行仿真的方法。本发明针对FDP系列的FPGA器件，使用Verilog语言对其自身功能统一进行多层次硬件建模，包括CLB、IOB和互连资源等，并在能够进行Verilog仿真的商业工具中进行仿真验证，能够实现编程数据下载和配置功能。本方法能在可编程逻辑器件的设计过程中快速验证其电路功能，并且向使用FPGA的用户提供FPGA仿真方法，能同FPGA芯片设计和应用电路设计流程无缝衔接。本方法可用于FPGA芯片流片前的设计阶段，流片后的FPGA芯片测试阶段，以及用户使用FPGA芯片进行电路设计阶段对FPGA位流文件进行仿真与验证，快速验证FPGA电路或用户电路功能的正确性。
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Patent Agency Ranking
公开(公告)号：CN102054056B
公开(公告)日：2012-11-14
申请号：CN200910198448.8
申请日：2009-11-06
Applicant: 复旦大学
IPC: G06F17/50 , G01R31/3185
Abstract: 本发明属于电子技术领域，具体涉及一种现场可编程门阵列的抗辐射性能快速模拟方法。该方法提出了一种与具体硬件结构无关、基于权重的错误注入模型，用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置技术的错误注入模拟平台。结合二者的错误注入系统不但具有良好的通用性，而且能更准确更高效地进行模拟，同时成本更低。
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公开(公告)号：CN101881811B
公开(公告)日：2012-10-24
申请号：CN200910050875.1
申请日：2009-05-08
Applicant: 复旦大学
IPC: G01R31/3185 , G01R31/02
Abstract: 本发明属于电子技术领域，具体涉及一种可编程逻辑器件互连资源的自动化故障遍历测试方法。本发明提出了一种自动生成与应用无关的测试配置集的方法，通过建立布线资源图，根据线网的走向动态设定各边的权重，利用改进的Kruskal算法自动生成测试配置集。对于FPGA不同的互连结构，该方法对互连资源中的开路和短路故障达到100％的覆盖率，且测试配置个数少，运行速度快，不依赖于特定的硬件结构。
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公开(公告)号：CN102214086A
公开(公告)日：2011-10-12
申请号：CN201110165740.7
申请日：2011-06-20
Applicant: 复旦大学
Abstract: 本发明属于并行处理器技术领域，具体为一种基于多核处理器的通用并行加速算法。本发明步骤包括：对于大规模、高密度数据计算，首先识别计算过程中的数据相关性，对于数据相关度低或者相互之间没有数据相关性的计算过程，将其分解出来成为独立的计算序列；将这些计算序列分配到多核处理器的各计算核心上执行，在执行过程中调度线程实现负载平衡，并且动态管理内存实现内存对齐；在计算核心运行完计算序列后，将各计算结果片段回收组合成完整的计算结果，实现较高的计算加速比。本发明基于多核处理器，例如GPGPU和CELL处理器等，实现了大规模数据计算并行化、并行线程优化调度、与多核处理器架构相关度小的通用加速运算。
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公开(公告)号：CN102195891A
公开(公告)日：2011-09-21
申请号：CN201110155812.X
申请日：2011-06-10
Applicant: 复旦大学
Abstract: 本发明属于片上网络技术领域，具体为一种用于片上网络的带控制信号的低功耗路由器。通常的路由器一般包括：缓冲器、链接控制器、仲裁器、交换开关，本发明在通常的路由器输入端口加入一个控制电路和控制信号，使得路由器具备关断的功能。仅当某一级路由器需要传送数据时，其控制信号被置高电平，路由器开启；当没有数据传送时，即数据转发完毕时，控制信号置低电平，关断路由器，达到降低功耗的目的。
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公开(公告)号：CN102054110A
公开(公告)日：2011-05-11
申请号：CN201110028805.3
申请日：2011-01-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，具体为一种面向复杂FPGA可编程逻辑块通用装箱方法。本发明是将FPGA的可编程逻辑块的芯片配置描述为一系列用于约束可满足性问题图匹配方法的有向简单图，然后利用约束可满足性问题图匹配方法在用户电路中识别出芯片所支持的逻辑功能子电路进行装箱操作。本发明只要预先定义好描述目标FPGA逻辑功能电路的库文件，就能够支持对不同结构的FPGA芯片进行装箱，如能够对快速进位链，分布式存储器，移位寄存器，LUT5，LUT6等FPGA的各种功能配置进行装箱，有效提高芯片逻辑资源利用率，改善电路时序性能。本发明能够按照指定要求对电路进行优化，同时实现各种模块化电路的映射，在系统架构设计和可重构系统中都有重要的应用。
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