-
公开(公告)号：CN118655163B
公开(公告)日：2025-03-18
申请号：CN202410880649.0
申请日：2024-07-02
Applicant: 复旦大学宁波研究院
IPC: G01N23/207 , G01L1/25 , G01L5/00
Abstract: 一种碳化硅缺陷密度的无损测量方法，包括以下步骤：对待测碳化硅样品进行XRD检测，得到摇摆曲线，进一步获得待测碳化硅样品半高宽；对标准样品进行XRD检测，得到摇摆曲线，进一步获得标准样品半高宽；按照缺陷密度计算公式计算，得到碳化硅缺陷密度；所述缺陷密度计算公式为：位错密度＝(待测碳化硅样品半高宽‑标准样品半高宽)2/(4.35×b2)×10‑4；其中，b为缺陷的伯氏矢量。本发明在充分研究碳化硅缺陷密度及残余应力和摇摆曲线的关系的基础上，通过测量摇摆曲线的半高宽，可以无损测量碳化硅的缺陷密度，进一步通过摇摆曲线的峰位可以计算残余应力，从而在不损伤衬底材料的基础上，能够实现碳化硅缺陷密度的快速、准确测量，效率高且成本低。
-
公开(公告)号：CN118655163A
公开(公告)日：2024-09-17
申请号：CN202410880649.0
申请日：2024-07-02
Applicant: 复旦大学宁波研究院
IPC: G01N23/207 , G01L1/25 , G01L5/00
Abstract: 一种碳化硅缺陷密度的无损测量方法，包括以下步骤：对待测碳化硅样品进行XRD检测，得到摇摆曲线，进一步获得待测碳化硅样品半高宽；对标准样品进行XRD检测，得到摇摆曲线，进一步获得标准样品半高宽；按照缺陷密度计算公式计算，得到碳化硅缺陷密度；所述缺陷密度计算公式为：位错密度＝(待测碳化硅样品半高宽‑标准样品半高宽)2/(4.35×b2)×10‑4；其中，b为缺陷的伯氏矢量。本发明在充分研究碳化硅缺陷密度及残余应力和摇摆曲线的关系的基础上，通过测量摇摆曲线的半高宽，可以无损测量碳化硅的缺陷密度，进一步通过摇摆曲线的峰位可以计算残余应力，从而在不损伤衬底材料的基础上，能够实现碳化硅缺陷密度的快速、准确测量，效率高且成本低。
-
公开(公告)号：CN113921615A
公开(公告)日：2022-01-11
申请号：CN202111521843.2
申请日：2021-12-14
Applicant: 北京世纪金光半导体有限公司 , 复旦大学
Abstract: 本申请公开了一种具有内隔离结构的半导体器件及其制作方法，所述半导体器件包括：半导体衬底；设置在所述半导体衬底一侧表面上的外延层，所述外延层具有相对的第一表面和第二表面；所述第一表面包括在第一方向上依次排布的元胞区、过渡区和终端区；所述第一方向平行于所述半导体衬底；设置在所述第一表面上的氧化层，所述氧化层位于所述过渡区；所述氧化层包括在所述第一方向上依次设置的第一栅氧化层和场氧化层；设置在所述第一表面内的主结区，所述主结区包括第一主结区和第二主结区，所述第一主结区和所述第二主结区之间具有隔离结构。可以降低在开关过程中第一栅氧化层附近的分布压降，从而提高器件对高开关速度或高dV/dt的耐受能力。
-
公开(公告)号：CN112670344A
公开(公告)日：2021-04-16
申请号：CN202011432795.5
申请日：2020-12-10
Applicant: 复旦大学
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/36 , H01L21/336
Abstract: 本发明公开了一种渐变沟道的SiC MOSFET及其自对准工艺。该SiC MOSFET包括第一掺杂类型的SiC衬底；在衬底上生长的第一掺杂类型的外延层；在外延层里注入形成的第二掺杂类型的阱；在阱内注入形成的第一掺杂类型源极；第二掺杂类型欧姆接触区域；在外延层表面的栅氧化层、栅极、隔离介质层以及金属源极；和SiC衬底底部相接的漏极；从第二掺杂类型的阱区边界到第一掺杂类型源极的接近表面部分，沟道掺杂从源极侧到JFET区侧逐渐降低，在JFET区附近等效掺杂降为0，同时靠近源极的阱峰值掺杂浓度最浅，而从源极侧到JFET区侧逐渐变深。本发明主要用于降低器件的沟道电阻，从而提升器件的性能或降低成本。
-
公开(公告)号：CN118821598A
公开(公告)日：2024-10-22
申请号：CN202410853783.1
申请日：2024-06-28
Applicant: 复旦大学宁波研究院
IPC: G06F30/27 , H01L21/265 , G06N20/10 , G06N3/096 , G06F18/21
Abstract: 本发明属于碳化硅功率器件制程技术领域，具体为一种基于机器学习的碳化硅功率器件离子注入优化方法。本发明方法包括获取历史碳化硅功率器件离子注入工艺数据，制作离子注入工艺优化样本数据集；并将样本数据集划分为训练集A1、训练集A2和测试集；利用训练集A1训练SVM预测模型，得到初始SVM预测模型；根据训练集A2，利用基于网络的迁移学习的方法对初始的SVM预测模型进行训练和验证，得到训练好的SVM预测模型；利用训练好的SVM预测模型对所述测试集进行测试。本发明能够提高工艺优化的速率及准确性，同时降低成本，减少废品率；能够高效适应各种不同的离子注入工艺条件与对应工艺结果的动态变化。
-
Patent Agency Ranking
公开(公告)号：CN117855251A
公开(公告)日：2024-04-09
申请号：CN202410094372.9
申请日：2024-01-23
Applicant: 复旦大学
IPC: H01L29/06 , H01L29/16 , H01L29/40 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种SiC屏蔽栅MOSFET结构及其制造方法，该结构包括衬底，衬底上方设置有漂移区，漂移区上方设置有P阱，P阱与漂移区之间设有沟槽，沟槽的顶部外围设有N+结构，沟槽包括Gate Poly，Gate Poly下方设置有SGT Poly，衬底用于提供支撑作用；漂移区用于承担耐压；P阱用于形成PN结，起到反向承压作用；N+结构用于形成源极；沟槽用于形成栅极，其中的SGT Poly用于在反向承压时拉平体内电场的分布，以降低漂移区电阻，从而降低芯片的比导通电阻。此外还在沟槽底部和/或侧部设置P+保护层，用于降低电场、对沟槽进行保护。与现有技术相比，本发明能够有效降低芯片的比导通电阻，从而降低芯片成本、提高功率器件电流密度。
-
公开(公告)号：CN117712120A
公开(公告)日：2024-03-15
申请号：CN202311676275.2
申请日：2023-12-07
Applicant: 复旦大学宁波研究院
IPC: H01L27/02
Abstract: 本发明公开了一种用于SiC MOSFET的过渡区设计；其在栅极电位在芯片内部过渡区的位置设置了电位缓冲结构，电位缓冲结构采用包括不同温度系数的半导体电阻R1和电阻R2的串联分压结构。其中，电阻R1和电阻R2之和对应外部栅极电位，而之中R2电阻对应分压连接至有源区内部，形成内部栅极电位。外接接栅极电位在芯片内部不同的温度下具有不同的分压比，使得器件在极高温时具有较低的内部栅极电位，对有源区内部芯片实现短路保护。同时将其与SiC过渡区及栅走线区进行兼容设计，在不牺牲器件主要参数的前提下，提供了对芯片短路和静电放电ESD的保护能力。
-
公开(公告)号：CN112670344B
公开(公告)日：2022-07-22
申请号：CN202011432795.5
申请日：2020-12-10
Applicant: 复旦大学
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/36 , H01L21/336
Abstract: 本发明公开了一种渐变沟道的SiC MOSFET及其自对准工艺。该SiC MOSFET包括第一掺杂类型的SiC衬底；在衬底上生长的第一掺杂类型的外延层；在外延层里注入形成的第二掺杂类型的阱；在阱内注入形成的第一掺杂类型源极；第二掺杂类型欧姆接触区域；在外延层表面的栅氧化层、栅极、隔离介质层以及金属源极；和SiC衬底底部相接的漏极；从第二掺杂类型的阱区边界到第一掺杂类型源极的接近表面部分，沟道掺杂从源极侧到JFET区侧逐渐降低，在JFET区附近等效掺杂降为0，同时靠近源极的阱峰值掺杂浓度最浅，而从源极侧到JFET区侧逐渐变深。本发明主要用于降低器件的沟道电阻，从而提升器件的性能或降低成本。
-
公开(公告)号：CN113540209B
公开(公告)日：2022-05-20
申请号：CN202110658972.X
申请日：2021-06-04
Applicant: 复旦大学
Abstract: 本发明公开了一种基于分布电容的辐射加固SiC器件结构；本发明在有源区的低掺杂浓度的第一掺杂类型的外延层内，交错插入分布的浮空的高掺杂浓度的第二掺杂类型结构，纵向位置相同的同层高掺杂浓度的第二掺杂类型结构间隔若干有源区元胞设置；各层之间的低掺杂浓度的第一掺杂区域与高掺杂浓度的第二掺杂区域交替复合结构形成PN交替电容，从顶部电极到底部电极呈纵向排布状态，分别与非有源区内的对应同一层的用于存储电荷的浮空的PN结电容连接。本发明通过多个串联PN结分布电容形成的稳压作用，限制单粒子输入时的局部电场，并对单粒子路径上的局部电流进行分流，以“暂存至分布电容处”，从而限制器件的局部功率，防止过热的产生。
-
公开(公告)号：CN113921615B
公开(公告)日：2022-03-22
申请号：CN202111521843.2
申请日：2021-12-14
Applicant: 北京世纪金光半导体有限公司 , 复旦大学
Abstract: 本申请公开了一种具有内隔离结构的半导体器件及其制作方法，所述半导体器件包括：半导体衬底；设置在所述半导体衬底一侧表面上的外延层，所述外延层具有相对的第一表面和第二表面；所述第一表面包括在第一方向上依次排布的元胞区、过渡区和终端区；所述第一方向平行于所述半导体衬底；设置在所述第一表面上的氧化层，所述氧化层位于所述过渡区；所述氧化层包括在所述第一方向上依次设置的第一栅氧化层和场氧化层；设置在所述第一表面内的主结区，所述主结区包括第一主结区和第二主结区，所述第一主结区和所述第二主结区之间具有隔离结构。可以降低在开关过程中第一栅氧化层附近的分布压降，从而提高器件对高开关速度或高dV/dt的耐受能力。
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.027 seconds)
