公开(公告)号：CN110034070B

公开(公告)日：2022-10-11

申请号：CN201811447839.4

申请日：2018-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 孟繁舜 ,  陈皇魁 ,  谢旻谚

IPC: H01L21/8234 ,  H01L21/768

Abstract: 根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括在半导体衬底的鳍式有源区上形成源极和漏极；在源极和漏极上沉积层间介电(ILD)层；图案化ILD层以形成分别与源极和漏极对准的第一接触孔和第二接触孔；在第一接触孔中形成介电材料层；以及分别在第一接触孔和第二接触孔中形成第一导电部件和第二导电部件。本发明的实施例还提供了具有嵌入式存储器件的结构和集成电路结构。

公开(公告)号：CN109427734B

公开(公告)日：2021-07-23

申请号：CN201711274799.3

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张又仁 ,  谢旻谚 ,  陈华丰 ,  潘国华

IPC: H01L23/522 ,  H01L23/532 ,  H01L21/768

Abstract: 本文公开了互连结构和用于形成互连结构的相应的技术。示例性互连结构包括导电部件和设置在导电部件上方的通孔，导电部件包括钴。通孔包括设置在导电部件上方的第一通孔阻挡层、设置在第一通孔阻挡层上方的第二通孔阻挡层以及设置在第二通孔阻挡层上方的通孔块状层。第一通孔阻挡层包括钛，并且第二通孔阻挡层包括钛和氮。通孔块状层可以包括钨和/或钴。覆盖层可以设置在导电部件上方，其中，通孔延伸穿过覆盖层以接触导电部件。在一些实施方式中，覆盖层包括钴和硅。本发明的实施例还涉及制造互连结构的方法。

公开(公告)号：CN111106159A

公开(公告)日：2020-05-05

申请号：CN201911029740.7

申请日：2019-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢旻谚 ,  陈华丰 ,  廖忠志

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/78

Abstract: 半导体器件包括均位于半导体器件的第一区域中的第一外延层和第二外延层。第一介电鳍位于第一外延层和第二外延层之间。第一介电鳍具有第一介电常数。第三外延层和第四外延层均位于半导体器件的第二区域中。第二介电鳍位于第三外延层和第四外延层之间。第二介电鳍具有小于第一介电常数的第二介电常数。本发明的实施例还涉及制造半导体结构的方法。

公开(公告)号：CN106486343A

公开(公告)日：2017-03-08

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

CPC classification number: H01L21/26586 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/2658 ,  H01L21/266 ,  H01L21/302 ,  H01L21/30608 ,  H01L21/308 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/31 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/32155 ,  H01L21/3065 ,  H01L21/02

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。