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公开(公告)号：CN105789274B
公开(公告)日：2019-08-16
申请号：CN201410803489.6
申请日：2014-12-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/4966 , H01L21/28088 , H01L21/32134 , H01L21/32139 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/7851
Abstract: 本发明提供了半导体结构，该半导体结构包括具有表面的半导体层和位于半导体层的表面上方的限定金属栅极的层间电介质(ILD)。该金属栅极包括高k介电层、覆盖层和功函金属层。远离覆盖层的拐角的覆盖层侧壁的厚度基本上薄于覆盖层底部的中心周围的厚度。本发明提供了制造半导体结构的方法。该方法包括：形成金属栅极凹槽，形成高k介电层，形成第一覆盖层，在第一覆盖层上形成第二覆盖层，去除或减薄第一覆盖层侧壁，以及去除第二覆盖层。
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公开(公告)号：CN113380899B
公开(公告)日：2024-09-24
申请号：CN202110604364.0
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/34
Abstract: 半导体器件包括：第一介电层；栅电极，嵌入在第一介电层内；层堆叠件，包括栅极介电层；沟道层，包括半导体金属氧化物材料；以及第二介电层；以及源电极和漏电极，嵌入在第二介电层中并且接触沟道层的顶面的相应部分。栅电极、栅极介电层、沟道层、源电极和漏电极的组合形成晶体管。沟道层的位于栅电极上面的底面的外围的总长度等于栅电极的宽度或是栅电极的宽度的两倍，并且栅电极材料在沟道层侧壁上的再溅射最小化。本申请的实施例还涉及半导体结构、晶体管和形成晶体管器件的方法。
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公开(公告)号：CN110970552B
公开(公告)日：2023-12-22
申请号：CN201910927000.9
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及磁存储器器件。该磁存储器器件包括：底部电极；选择器层，设置在底部电极上方；以及MTJ堆叠件，设置在选择器层上方，并且包括参考层和自由层，自由层设置在参考层上方并且通过隧道阻挡层与参考层分隔开。磁存储器器件还包括设置在MTJ堆叠件上方的调制层以及设置在开关阈值调制层上方的顶部电极。选择器层配置为基于所施加的偏压来导通和关闭电流。本发明的实施例还涉及集成系统芯片。
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公开(公告)号：CN114914190A
公开(公告)日：2022-08-16
申请号：CN202210059505.X
申请日：2022-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/74
Abstract: 本公开实施例提供一种半导体结构及其制造方法，所述方法包括：在衬底之上形成第一导电图案，其中第一导电图案包括第一导电线和第二导电线。可在第一导电图案的第一导电线和第二导电线之上共形的形成阻障层。可在阻障层之上形成绝缘层。可将绝缘层图案化以在第一导电图案的导电线之间形成开口，可在开口中形成第二导电图案。第二导电图案可包括通过阻障层与第一导电图案物理分离的第三导电线。阻障层的存在降低了在第一导电图案和第二导电图案之间形成短路的风险。在这个意义上，第二导电图案可相对于第一导电图案自对准。
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公开(公告)号：CN113540100A
公开(公告)日：2021-10-22
申请号：CN202110728558.1
申请日：2021-06-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/11509 , H01L27/22 , H01L27/24
Abstract: 存储器结构包括：第一字线和第二字线；在该第一字线和该第二字线上设置的高k介电层；在该高k介电层上设置的沟道层并且该沟道层包括半导体材料；电接触该沟道层的第一源极电极和第二源极电极；在该第一源极电极和该第二源极电极之间的该沟道层上设置的第一漏极电极；电连接至该第一漏极电极的存储器单元；以及电连接至该存储器单元的位线。本申请的实施例还涉及形成存储器结构的方法。
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Patent Agency Ranking
公开(公告)号：CN110970552A
公开(公告)日：2020-04-07
申请号：CN201910927000.9
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及磁存储器器件。该磁存储器器件包括：底部电极；选择器层，设置在底部电极上方；以及MTJ堆叠件，设置在选择器层上方，并且包括参考层和自由层，自由层设置在参考层上方并且通过隧道阻挡层与参考层分隔开。磁存储器器件还包括设置在MTJ堆叠件上方的调制层以及设置在开关阈值调制层上方的顶部电极。选择器层配置为基于所施加的偏压来导通和关闭电流。本发明的实施例还涉及集成系统芯片。
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公开(公告)号：CN109326561A
公开(公告)日：2019-02-12
申请号：CN201711292065.8
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L29/78 , H01L21/336
Abstract: 一种鳍式场效晶体管的制造方法，包含形成延伸进入半导体基板的多个隔离区，凹陷这些隔离区，使得这些隔离区之间的多个半导体条的部分突出高于这些隔离区以形成多个半导体鳍片。此方法还包含凹陷这些半导体鳍片以形成多个凹部，自这些凹部磊晶成长第一半导体材料，蚀刻第一半导体材料，以及自已回蚀刻的第一半导体材料磊晶成长第二半导体材料。
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公开(公告)号：CN113921399B
公开(公告)日：2024-08-27
申请号：CN202111101274.6
申请日：2021-09-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/786 , H01L29/10
Abstract: 可以在衬底上方形成平坦绝缘间隔件层，并且可以在平坦绝缘间隔件层上方形成半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极的组合。在它们之上形成介电基质层。可以穿过半导体材料层的端部上方的介电基质层形成源极侧通孔腔和漏极侧通孔腔。通过改变半导体材料层的端部的晶格常数，可以在半导体材料层的端部之间生成机械应力。机械应力可以增强半导体材料层的沟道部分中的电荷载流子的迁移率。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN110659224B
公开(公告)日：2024-04-12
申请号：CN201910568567.1
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0897 , G06F12/0895
Abstract: 集成电路芯片的实施例包括集成在芯片中的组合处理核心和磁阻式随机存取存储器(MRAM)电路。MRAM电路包括多个MRAM单元。多个MRAM组织为多个存储器，包括高速缓存存储器、主存储器或工作存储器以及可选的二级储存存储器。高速缓存存储器包括多个高速缓存级别。本申请的实施例还涉及存储器装置和系统、集成电路的制造方法。
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公开(公告)号：CN113540100B
公开(公告)日：2024-02-09
申请号：CN202110728558.1
申请日：2021-06-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器结构包括：第一字线和第二字线；在该第一字线和该第二字线上设置的高k介电层；在该高k介电层上设置的沟道层并且该沟道层包括半导体材料；电接触该沟道层的第一源极电极和第二源极电极；在该第一源极电极和该第二源极电极之间的该沟道层上设置的第一漏极电极；电连接至该第一漏极电极的存储器单元；以及电连接至该存储器单元的位线。本申请的实施例还涉及形成存储器结构的方法。
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