公开(公告)号：CN116230640A

公开(公告)日：2023-06-06

申请号：CN202210445953.3

申请日：2022-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟于彰 ,  陈奕寰 ,  周建志 ,  蔡宗杰 ,  刘思贤 ,  袁焕之 ,  宋主名

IPC: H01L21/8238 ,  H01L27/092

Abstract: 一些实施例关于一种集成芯片结构。集成芯片结构包括具有第一组件区与第二组件区的衬底。多个第一晶体管组件配置在第一组件区中且分别包括配置在第一栅极结构的相对侧上的外延源极/漏极区。外延源极/漏极区包括外延材料。多个第二晶体管组件配置在第二组件区中且分别包括配置在第二栅极结构的相对侧上的注入源极/漏极区。虚设区包括一或多个虚设结构。一或多个虚设结构包括包含有外延材料的虚设外延区。

公开(公告)号：CN105374813B

公开(公告)日：2018-10-23

申请号：CN201410844399.1

申请日：2014-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢东衡 ,  王胜雄 ,  庄惠中 ,  叶育成 ,  蔡宗杰 ,  吴俊毅 ,  李亮峣 ,  丁至刚

IPC: H01L27/02

Abstract: 本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。

公开(公告)号：CN104657533B

公开(公告)日：2018-01-26

申请号：CN201410036107.1

申请日：2014-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李亮嶢 ,  蔡宗杰 ,  吴俊毅 ,  李俊毅

IPC: G06F17/50

CPC classification number: H01L23/5283 ,  G06F17/5068 ,  G06F17/5081 ,  H01L23/5226 ,  H01L29/4916 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。

公开(公告)号：CN103077887B

公开(公告)日：2016-04-06

申请号：CN201210382936.6

申请日：2012-10-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶明熙 ,  蔡宗杰 ,  李俊毅

IPC: H01L21/28 ,  H01L21/8238

CPC classification number: H01L21/28008 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092

Abstract: 公开了一种用于制造半导体器件的方法。在位于衬底上方的层间电介质(ILD)中的两个有源栅极部件之间形成伪栅极部件。在衬底中形成隔离部件，以及在隔离部件上方形成伪栅极部件。在衬底中的有源栅极部件的边缘处形成源极/漏极(S/D)部件，用于形成晶体管器件。所公开的方法提供了用于降低晶体管器件之间的寄生电容的改进方法。在实施例中，通过将物质引入到伪栅极部件内以增加伪栅极部件的电阻来实现这种改进的形成方法。本发明还提供了一种半导体器件。

公开(公告)号：CN104657533A

公开(公告)日：2015-05-27

申请号：CN201410036107.1

申请日：2014-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李亮嶢 ,  蔡宗杰 ,  吴俊毅 ,  李俊毅

IPC: G06F17/50

CPC classification number: H01L23/5283 ,  G06F17/5068 ,  G06F17/5081 ,  H01L23/5226 ,  H01L29/4916 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。

公开(公告)号：CN221239603U

公开(公告)日：2024-06-28

申请号：CN202321550558.8

申请日：2023-06-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕侑伦 ,  蔡宗杰 ,  郑光茗 ,  钟于彰

IPC: H01L23/24 ,  H01L23/485 ,  H01L23/528 ,  H01L23/48

Abstract: 本实用新型实施例涉及半导体结构。本文中描述的实施方案提供用于包含第二集成电路装置上方的第一集成电路装置的堆叠裸片结构的技术及设备，其中第一集成电路装置的操作电压相对于第二集成电路装置的操作电压不同。第一集成电路装置包含堆叠裸片结构的密封环结构的第一部分。第一部分包含将第一集成电路装置的背侧重布层与第一集成电路装置的第一金属层连接的互连结构。包含互连结构的密封环结构消除二极管的使用且电隔离第一集成电路装置的阱结构以相对于具有包含二极管的密封环结构的堆叠裸片结构减少堆叠裸片结构内的泄漏路径。此外，使用互连结构作为密封环结构的部分基本上消除水分及/或裂缝穿透堆叠裸片结构。