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公开(公告)号：CN105141291B
公开(公告)日：2018-02-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
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公开(公告)号：CN106375658A
公开(公告)日：2017-02-01
申请号：CN201610814709.4
申请日：2016-09-09
Applicant: 北京控制工程研究所
CPC classification number: H04N5/23229 , H04N17/00
Abstract: 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN104268078A
公开(公告)日：2015-01-07
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
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公开(公告)号：CN106339531B
公开(公告)日：2019-07-12
申请号：CN201610676527.5
申请日：2016-08-16
Applicant: 北京控制工程研究所
IPC: G06F17/50
Abstract: 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。
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公开(公告)号：CN105024687B
公开(公告)日：2019-06-18
申请号：CN201510424158.6
申请日：2015-07-17
Applicant: 北京控制工程研究所
IPC: H03K19/0944
Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。
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Patent Agency Ranking
公开(公告)号：CN106375658B
公开(公告)日：2019-05-24
申请号：CN201610814709.4
申请日：2016-09-09
Applicant: 北京控制工程研究所
Abstract: 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN104579313B
公开(公告)日：2018-07-24
申请号：CN201410841843.4
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明涉及一种基于配置帧的在轨SRAM型FPGA故障检测与修复方法，通过故障检测与修复系统实现，故障检测与修复系统包括主处理模块、配置帧回读模块、故障检测模块和配置帧纠错与恢复模块，本发明通过在高可靠芯片上实现的故障检测与修复系统，实现对SRAM型FPGA内部配置信息进行按帧的回读、校验及回写或改写，实现了配置信息帧级别的故障检测和修复，极大提高了FPGA因空间环境单粒子效应所引发的配置信息翻转问题的检测率和修复能力，为SRAM型FPGA提供了一种实现方式简单、资源消耗率低、无需软件支持的通用可靠性设计方法。
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公开(公告)号：CN103955571B
公开(公告)日：2017-07-28
申请号：CN201410163317.7
申请日：2014-04-22
Applicant: 北京控制工程研究所
IPC: G06F17/50
Abstract: 本发明涉及一种针对抗辐照芯片的软错误注入和验证方法，属于抗辐照芯片的验证技术领域，特别适用于宇航等有抗辐照要求的芯片的软错误注入和验证。该方法通过将错误注入模型与从网表中提取的寄存器列表来生成UCLI命令集，并将这些命令集与常规的验证平台并行运行，这种方法一方面不影响正常的验证流程从而节省了整个验证流程的时间使得传统验证平台开发与错误注入模型建立可以并行进行，另一方面，通过错误注入模型的参数设定灵活配置错误注入的方式从而减少了传统方法中分析代码单独设计测试用例的时间开销。本发明采用将传统的验证平台与UCLI命令集并行执行的方式，不需要对验证平台进行二次开发，有利于芯片已有验证平台的复用，减少时间开销。
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公开(公告)号：CN106844281A
公开(公告)日：2017-06-13
申请号：CN201611045933.8
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: G06F15/76
CPC classification number: G06F15/76 , G06F2015/765
Abstract: 一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，具有较好的使用价值。
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公开(公告)号：CN106325767A
公开(公告)日：2017-01-11
申请号：CN201610677216.0
申请日：2016-08-16
Applicant: 北京控制工程研究所
IPC: G06F3/06
CPC classification number: G06F3/0614 , G06F3/0658
Abstract: 一种基于时间参数拟合处理的异步数据存储方法，首先将目标原始数据预置异步存储单元中，获取目标数据后存储至异步存储单元中，并根据当前FPGA确定采集时刻点数量，然后对目标数据按照采集时刻点进行数据采集，得到采集时刻点确认集合，将采集时刻点确认集合中数据依次与异步存储单元预置的原始数据进行对比，得到每个采集时刻点的有效权重系数，最后根据有效权重系数选取得到适应的采集时刻点，控制外部控制算法处理模块进行数据采集、处理，完成处理数据存储。本发明解决了现有技术使用异步存储单元与其他功能模块进行数据交互时，数据采集输出响应时间易随外部环境变化的问题，为异步存储单元数据提供了高速、稳定、可靠的读取访问方法。
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