公开(公告)号：CN113394289A

公开(公告)日：2021-09-14

申请号：CN202010951166.7

申请日：2020-09-11

Applicant: 株式会社东芝

Inventor： 大桥辉之 ,  河野洋志 ,  古川大

IPC: H01L29/78 ,  H01L29/47 ,  H01L29/06

Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。

公开(公告)号：CN107845683B

公开(公告)日：2021-03-12

申请号：CN201710120963.9

申请日：2017-03-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  古川大

IPC: H01L29/78 ,  H01L29/16

Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。

公开(公告)号：CN104917483A

公开(公告)日：2015-09-16

申请号：CN201410275588.1

申请日：2014-06-19

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  阿部和秀 ,  内原士 ,  齐藤泰伸 ,  仲敏行 ,  吉冈启 ,  小野祐 ,  大野哲也 ,  藤本英俊 ,  增子真吾 ,  古川大 ,  八木恭成 ,  汤元美树 ,  饭田敦子 ,  村上友佳子 ,  铃木良和

IPC: H03H9/15 ,  H03H9/02

CPC classification number: H01L28/20 ,  H01L27/0605 ,  H01L27/0617 ,  H01L27/0629 ,  H01L27/092 ,  H01L27/20 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66522 ,  H01L29/7786 ,  H01L29/78 ,  H03H9/02566

Abstract: 本发明提供一种具备使用了GaN类半导体的谐振子的半导体装置。实施方式的半导体装置具备GaN类半导体层、以GaN类半导体层的一部分为压电层进行谐振的谐振子、以及以GaN类半导体层的一部分为沟道层的晶体管。

公开(公告)号：CN104916690A

公开(公告)日：2015-09-16

申请号：CN201410379797.0

申请日：2014-08-04

Applicant: 株式会社东芝

Inventor： 古川大 ,  吉桥英生

IPC: H01L29/78

CPC classification number: H01L29/868 ,  H01L21/0485 ,  H01L21/268 ,  H01L29/0692 ,  H01L29/1608 ,  H01L29/417 ,  H01L29/45 ,  H01L29/456 ,  H01L29/7397

Abstract: 本发明提供实现低成本且低导通电阻的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设置于上述第1电极与上述第2电极之间；第1导电型的第2半导体区域，设置于上述第1电极与上述第1半导体区域之间，杂质浓度比上述第1半导体区域高，并具有选择性设置的硅化物层；以及第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第2电极之间。

公开(公告)号：CN104465741A

公开(公告)日：2015-03-25

申请号：CN201410061074.6

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  阿部和秀 ,  内原士 ,  齐藤泰伸 ,  仲敏行 ,  吉冈启 ,  小野祐 ,  大野哲也 ,  藤本英俊 ,  增子真吾 ,  古川大 ,  八木恭成 ,  汤元美树 ,  饭田敦子

IPC: H01L29/778 ,  H01L29/423 ,  H01L29/872 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L29/045 ,  H01L29/205 ,  H01L29/417 ,  H01L29/41725 ,  H01L29/41758 ,  H01L29/42316 ,  H01L29/7786 ,  H01L29/872 ,  H01L29/778 ,  H01L29/41775

Abstract: 本发明提供一种半导体装置，具备：GaN系半导体层，表面相对m面或a面具有0度以上5度以下的角度；第一电极，设置于上述表面，具有第一端部；以及第二电极，与第一电极分离地设置于上述表面，具有与第一端部对置的第二端部，连接第一端部的任意点和第二端部的任意点的线段的方向与GaN系半导体层的c轴方向不同。

公开(公告)号：CN113394289B

公开(公告)日：2024-10-29

申请号：CN202010951166.7

申请日：2020-09-11

Applicant: 株式会社东芝

Inventor： 大桥辉之 ,  河野洋志 ,  古川大

IPC: H01L29/78 ,  H01L29/47 ,  H01L29/06

Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。

公开(公告)号：CN107845683A

公开(公告)日：2018-03-27

申请号：CN201710120963.9

申请日：2017-03-02

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  古川大

IPC: H01L29/78 ,  H01L29/16

Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。