公开(公告)号：CN102075189B

公开(公告)日：2014-12-17

申请号：CN201110039184.9

申请日：2011-02-16

Applicant: 东南大学

Inventor： 吴建辉 ,  赵炜 ,  顾俊辉 ,  陈超 ,  张萌 ,  李红 ,  叶至易

IPC: H03M1/10

Abstract: 本发明公开了一种可进行后台数字校准的流水线式模数转换器，包括依次串联的采样保持电路、M个可校准级电路模块、N个级电路模块和后级模数转换模块，其中每一个可校准级电路模块连接一个与之相对应的数字校准级电路，级电路模块和后级模数转换模块的量化值输出端口与延时及错位相加模块相连接，延时及错位相加模块的输出端反向依次串联接入数字校准级电路。本发明提供的流水线式模数转换器，思路新颖，模拟电路结构简单，仅在现有技术结构的基础上增加了伪随机数发生器和多路选择开关，并能够在工作过程中不影响其他模拟电路的工作；同时，数字电路部分的原理简单、实现容易，能够明显减小流水线式ADC的误差，提高其线性度，改善其动态性能。

公开(公告)号：CN102111132B

公开(公告)日：2013-01-30

申请号：CN201110004192.X

申请日：2011-01-11

Applicant: 东南大学

Inventor： 时龙兴 ,  顾丹红 ,  顾俊辉 ,  吴建辉 ,  赵炜 ,  叶至易 ,  胡大海 ,  张萌 ,  李红

IPC: H03K5/156

CPC classification number: H03K3/017 ,  H03K5/1565

Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

公开(公告)号：CN101650699A

公开(公告)日：2010-02-17

申请号：CN200910034952.4

申请日：2009-09-08

Applicant: 东南大学

Inventor： 张萌 ,  汤佳健 ,  戴志生 ,  吴建辉 ,  陈鑫 ,  黄龑 ,  袁渊 ,  王声扬 ,  陈超 ,  顾俊辉

IPC: G06F13/38

Abstract: 本发明提出高速串行总线中消除抖动的方法，该方法通过在标准高速串行总线电路中增加一个抖动消除电路，改善传输过程中的由抖动所引起的噪声影响，提高了高速串行总线传输正确率。这里的抖动消除电路是由一组D型触发器和组合逻辑电路有机构成的，该抖动消除电路可以有效消除数字电路抖动对数据传输过程的影响，使得总线数据的传输正确率得到有效提高。

公开(公告)号：CN102075189A

公开(公告)日：2011-05-25

申请号：CN201110039184.9

申请日：2011-02-16

Applicant: 东南大学

Inventor： 吴建辉 ,  赵炜 ,  顾俊辉 ,  陈超 ,  张萌 ,  李红 ,  叶至易

IPC: H03M1/10

Abstract: 本发明公开了一种可进行后台数字校准的流水线式模数转换器，包括依次串联的采样保持电路、M个可校准级电路模块、N个级电路模块和后级模数转换模块，其中每一个可校准级电路模块连接一个与之相对应的数字校准级电路，级电路模块和后级模数转换模块的量化值输出端口与延时及错位相加模块相连接，延时及错位相加模块的输出端反向依次串联接入数字校准级电路。本发明提供的流水线式模数转换器，思路新颖，模拟电路结构简单，仅在现有技术结构的基础上增加了伪随机数发生器和多路选择开关，并能够在工作过程中不影响其他模拟电路的工作；同时，数字电路部分的原理简单、实现容易，能够明显减小流水线式ADC的误差，提高其线性度，改善其动态性能。

公开(公告)号：CN102045067A

公开(公告)日：2011-05-04

申请号：CN201110006240.9

申请日：2011-01-13

Applicant: 东南大学

Inventor： 时龙兴 ,  顾俊辉 ,  张理振 ,  吴建辉 ,  赵玮 ,  胡大海 ,  叶至易 ,  张萌 ,  李红

IPC: H03M1/10 ,  H03M1/28

Abstract: 一种提高逐次逼近ADC输出信噪比的转换和校准算法及ADC，可以在不改变SAR ADC中比较器等效输入噪声的前提下，通过校准算法及ADC可以有效的改善ADC的整体输出信噪比。本技术方案中，在传统二进制权重DAC电容阵列的最后一个接固定电位的LSB单元电容Cc作为附加周期的DAC电容；在原有SAR ADC比较周期完成之后再增加一次比较操作，并根据此次比较结果对原ADC量化结果输出进行校准，在统计意义上改善ADC的整体输出信噪比。

公开(公告)号：CN101650699B

公开(公告)日：2011-05-04

申请号：CN200910034952.4

申请日：2009-09-08

Applicant: 东南大学

Inventor： 张萌 ,  汤佳健 ,  戴志生 ,  吴建辉 ,  陈鑫 ,  黄龑 ,  袁渊 ,  王声扬 ,  陈超 ,  顾俊辉

IPC: G06F13/38

Abstract: 本发明提出高速串行总线中消除抖动的方法，该方法通过在标准高速串行总线电路中增加一个抖动消除电路，改善传输过程中的由抖动所引起的噪声影响，提高了高速串行总线传输正确率。这里的抖动消除电路是由一组D型触发器和组合逻辑电路有机构成的，该抖动消除电路可以有效消除数字电路抖动对数据传输过程的影响，使得总线数据的传输正确率得到有效提高。

公开(公告)号：CN201918969U

公开(公告)日：2011-08-03

申请号：CN201120006448.6

申请日：2011-01-11

Applicant: 东南大学

Inventor： 时龙兴 ,  顾丹红 ,  顾俊辉 ,  吴建辉 ,  赵炜 ,  叶至易 ,  胡大海 ,  张萌 ,  李红

IPC: H03K5/156

Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

公开(公告)号：CN202103633U

公开(公告)日：2012-01-04

申请号：CN201120192298.2

申请日：2011-06-09

Applicant: 东南大学

Inventor： 吴建辉 ,  张理振 ,  顾俊辉 ,  张萌 ,  李红 ,  田茜 ,  白春风 ,  温俊峰 ,  赵强 ,  王旭东

IPC: H03K3/017

Abstract: 本实用新型公开了一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（1）、半周期延迟线（2）、RS触发器（3）、单端到差分转换电路（4）、数模混合电荷泵（5）和误差放大器（6）；其中，脉冲发生器（1）的输入端接待校准的原始输入时钟信号（CKI）；脉冲发生器（1）的输出端信号为缓冲后的输入时钟脉冲信号（CKB），该信号同时连接至半周期延迟线（2）的时钟输入端和RS触发器（3）的置位输入端（S）。本实用新型克服了传统的纯数字方式占空比校准电路调整所存在的离散型，实现占空比连续调整，且采用全数字工艺，在消耗更小的面积和功耗的情况下得到更高的调整精度。

公开(公告)号：CN201957001U

公开(公告)日：2011-08-31

申请号：CN201120040402.6

申请日：2011-02-16

Applicant: 东南大学

Inventor： 吴建辉 ,  赵炜 ,  顾俊辉 ,  陈超 ,  张萌 ,  李红 ,  叶至易

IPC: H03M1/10

Abstract: 本实用新型公开了一种可进行后台数字校准的流水线式模数转换器，包括依次串联的采样保持电路、M个可校准级电路模块、N个级电路模块和后级模数转换模块，其中每一个可校准级电路模块连接一个与之相对应的数字校准级电路，级电路模块和后级模数转换模块的量化值输出端口与延时及错位相加模块相连接，延时及错位相加模块的输出端反向依次串联接入数字校准级电路。本实用新型提供的流水线式模数转换器，模拟电路结构简单，仅在现有技术结构的基础上增加了伪随机数发生器和多路选择开关，并能够在工作过程中不影响其他模拟电路的工作；同时，数字电路部分的原理简单、实现容易，能够明显减小流水线式ADC的误差，提高其线性度，改善其动态性能。