高速全差分时钟占空比校准电路

    公开(公告)号:CN102111132B

    公开(公告)日:2013-01-30

    申请号:CN201110004192.X

    申请日:2011-01-11

    Applicant: 东南大学

    CPC classification number: H03K3/017 H03K5/1565

    Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比,直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构,在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

    预充电逻辑数字时钟占空比校准电路

    公开(公告)号:CN101834587A

    公开(公告)日:2010-09-15

    申请号:CN201010164358.X

    申请日:2010-05-06

    Applicant: 东南大学

    Abstract: 本发明公布了一种预充电逻辑数字时钟占空比校准电路,包括输入缓冲级BUF、周期延迟线HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM。本发明占空比校准电路具有快速建立(1.5个时钟周期)、相对稳定、占空比校正误差无累计效应;相对于一些基于数字检测和调整方式的占空比校准电路,本发明采用一种差分预充电逻辑来构造基本延迟单元,使其具有更小的延迟时间,从而显著提高电路的工作频率上限和校准精度。本发明使用了全新结构的RS触发器,实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配,以及在各个工艺角条件下保持一致的特性。

    一种高电源电压抑制比的带隙基准电压源

    公开(公告)号:CN101794159A

    公开(公告)日:2010-08-04

    申请号:CN201010120181.3

    申请日:2010-03-08

    Applicant: 东南大学

    Abstract: 一种高电源电压抑制比的带隙基准电压源包括启动电路(1),正负温度系数电流产生电路(2),运放(3)及基准电压产生电路(4);启动电路(1),正负温度系数电流产生电路(2),运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc,启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端,正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连,正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连,正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接,运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

    一种高电源电压抑制比的带隙基准电压源

    公开(公告)号:CN101794159B

    公开(公告)日:2012-05-23

    申请号:CN201010120181.3

    申请日:2010-03-08

    Applicant: 东南大学

    Abstract: 一种高电源电压抑制比的带隙基准电压源包括启动电路(1),正负温度系数电流产生电路(2),运放(3)及基准电压产生电路(4);启动电路(1),正负温度系数电流产生电路(2),运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc,启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端,正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连,正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连,正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接,运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

    高速全差分时钟占空比校准电路

    公开(公告)号:CN102111132A

    公开(公告)日:2011-06-29

    申请号:CN201110004192.X

    申请日:2011-01-11

    Applicant: 东南大学

    CPC classification number: H03K3/017 H03K5/1565

    Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比,直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构,在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

    高速全差分时钟占空比校准电路

    公开(公告)号:CN201918969U

    公开(公告)日:2011-08-03

    申请号:CN201120006448.6

    申请日:2011-01-11

    Applicant: 东南大学

    Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比,直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构,在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

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