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公开(公告)号：CN112257368B
公开(公告)日：2023-08-01
申请号：CN201910590166.6
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
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公开(公告)号：CN114417753A
公开(公告)日：2022-04-29
申请号：CN202011174201.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327 , G06F30/34 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、时延计算方法及设备，FPGA芯片具有基于重复单元的阵列结构，重复单元包括逻辑重复单元和内部连线重复单元，逻辑重复单元包括第一逻辑重复单元和第二逻辑重复单元，时延数据库的创建方法包括创建路径表，创建路径表包括：确定路径，路径通过第一线段从第一逻辑重复单元的第一引脚、经过N个重复单元、然后通过第二线段连接到第二逻辑重复单元的第二引脚，其中，相邻的重复单元之间通过线段连接，N为大于或等于0的整数；获取路径中各线段分别对应的线段时延；将第一引脚、第二引脚和线段时延存储于路径表中。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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公开(公告)号：CN108287932B
公开(公告)日：2021-09-21
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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公开(公告)号：CN112183006A
公开(公告)日：2021-01-05
申请号：CN201910591019.0
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343
Abstract: 一种时延评估方法及装置、可读存储介质，所述时延评估方法包括：获取待评估线网的起始端点和结束端点；根据所述待评估线网的起始端点和结束端点，在预设的路径表中获取对应的绕线路径，得到所述待评估线网的信息以及所述待评估线网所连接单元的信息；根据所述待评估线网的信息以及所述待评估线网所连接单元的信息，获取所述待评估线网对应的时延以及所述待评估线网所连接单元对应的时延；累加所述待评估线网的时延以及所述待评估线网所连接单元的时延，得到时延评估结果。采用上述方案，可以提高时延评估的计算速度和准确度。
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公开(公告)号：CN108073740A
公开(公告)日：2018-05-25
申请号：CN201611013354.5
申请日：2016-11-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA详细布局的模拟退火方法，根据合法化布局后形成的初始布局计算模拟退火的初始温度，移动单元模块对当前布局进行优化，根据单元模块移动的接受率，在初始温度基础上对单目标的温度值进行固定比例的迭代调节，采用归一化系数对多目标的目标值进行归一化，采用温度比例系数对经过迭代调节后的单目标温度值进行修正迭代计算，得到多目标的温度值。本发明在单目标优化的基础上，对多目标优化进行了归一化处理和比例系数调节，保证了优化结果的一致性和多目标优化的有效性，消除了传统模拟退火方法中降温策略的不合理对布局的质量和速度造成的影响，调节后的温度更利于布局质量和速度的提高。
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Patent Agency Ranking
公开(公告)号：CN107967372A
公开(公告)日：2018-04-27
申请号：CN201610914808.X
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 一种FPGA总体布局合法化方法，首先采用整数规划和网络流的方式对宏模块进行合法化，然后采用分级的整数规划的方式对有约束的标准单元进行合法化，最后采用分级的网络流的方式对无约束的标准单元进行合法化。本发明通过分级处理不同类型不同约束的单元模块的合法化，通过小范围的单元移动，在尽量小的破坏总体布局结果的情况下进行合法化操作，确保总体布局的有效性，通过减少局部拥挤度，减少合法化对总体布局的破坏，通过分级的方式很容易扩展合法化框架，合法化布局的效率明显提高。
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公开(公告)号：CN114722771A
公开(公告)日：2022-07-08
申请号：CN202110015087.X
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。
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公开(公告)号：CN114722770A
公开(公告)日：2022-07-08
申请号：CN202110013940.4
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。
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公开(公告)号：CN114722763A
公开(公告)日：2022-07-08
申请号：CN202110015084.6
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。
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公开(公告)号：CN114548010A
公开(公告)日：2022-05-27
申请号：CN202011304817.X
申请日：2020-11-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F16/901
Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。
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