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公开(公告)号：CN114551461A
公开(公告)日：2022-05-27
申请号：CN202110902059.X
申请日：2021-08-06
Applicant: 三星电子株式会社
IPC: H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582 , H01L25/18 , H01L23/544 , H01L21/60
Abstract: 一种存储装置包括：存储芯片，所述存储芯片包括连接到第一字线和第一位线的存储单元阵列、分别连接到所述第一字线的第一字线接合焊盘以及分别连接到所述第一位线的第一位线接合焊盘；以及外围电路芯片，其中，所述外围电路芯片包括连接到第二字线和第二位线的测试单元阵列、分别连接到所述第一字线接合焊盘的第二字线接合焊盘、分别连接到所述第一位线接合焊盘的第二位线接合焊盘以及外围电路，所述外围电路连接到所述第二字线接合焊盘和所述第二字线，或所述第二位线接合焊盘和所述第二位线。
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公开(公告)号：CN114361177A
公开(公告)日：2022-04-15
申请号：CN202111192282.6
申请日：2021-10-13
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：模制结构，包括堆叠在第一基底上的栅电极；沟道结构，穿透模制结构的第一区域，以与栅电极交叉；第一贯穿结构，穿透模制结构的第二区域；以及第二贯穿结构，穿透模制结构的第三区域。模制结构还包括：存储器单元块，在第一方向上延伸，并且在第二方向上间隔开；以及虚设块，在第一方向上延伸，并且设置在存储器单元块之间。存储器单元块和虚设块中的每个包括布置在第一方向上的单元区域和延伸区域。第一区域是存储器单元块中的一个存储器单元块的单元区域，第二区域是存储器单元块中的所述一个存储器单元块的延伸区域，并且第三区域是虚设块的延伸区域。
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公开(公告)号：CN112053722A
公开(公告)日：2020-12-08
申请号：CN202010063966.5
申请日：2020-01-20
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，设置在第一半导体层中，存储器单元阵列包括沿第一方向延伸并沿基本垂直于第一方向的第二方向堆叠的多条字线；以及多个传输晶体管，设置在第一半导体层中，其中，所述多个传输晶体管中的第一传输晶体管设置在所述多条信号线中的第一信号线与所述多条字线中的第一字线之间，并且其中，所述多条信号线与共源极线布置在同一水平处。
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公开(公告)号：CN109754836A
公开(公告)日：2019-05-14
申请号：CN201811274793.0
申请日：2018-10-30
Applicant: 三星电子株式会社
Abstract: 一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。
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公开(公告)号：CN101241303A
公开(公告)日：2008-08-13
申请号：CN200810088172.3
申请日：2008-01-11
Applicant: 三星电子株式会社
CPC classification number: H01L22/12 , H01L27/105 , H01L27/1052 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件以及控制其图案的方法，其中可根据图案的临界尺寸(CD)，单独地控制由双图案化工艺形成的图案的电特性。该方法包括控制具有不同CD的两个或更多图案，从而最优地操作该图案。基于图案的CD，由提供给图案的信号单独地控制该图案。通过控制提供给各个图案的信号的大小和应用时间，控制该信号。
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Patent Agency Ranking
公开(公告)号：CN118099154A
公开(公告)日：2024-05-28
申请号：CN202311273642.4
申请日：2023-09-27
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/092
Abstract: 一种半导体器件包括衬底、P阱区、设置在P阱区中的第一N型金属氧化物半导体(NMOS)晶体管、设置在衬底上的第二NMOS晶体管、以及设置在第一NMOS晶体管和第二NMOS晶体管之间并且接触P阱区和衬底两者的公共体偏置区。
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公开(公告)号：CN109427800B
公开(公告)日：2024-05-24
申请号：CN201810933109.9
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件可以包括含外围区域的第一半导体层，外围区域包括在下基板上的一个或更多个外围晶体管。非易失性存储器件还可以包括在外围区域上的第二半导体层，第二半导体层包括上基板，第二半导体层还包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。
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公开(公告)号：CN117596880A
公开(公告)日：2024-02-23
申请号：CN202310760671.7
申请日：2023-06-26
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和存储器封装件。所述非易失性存储器装置包括第一半导体层和第二半导体层。第一半导体层包括沿着第一方向延伸的字线、沿着第二方向延伸的位线、以及连接到字线和位线的存储器单元阵列。第二半导体层沿着第三方向位于第一半导体层下方，并且包括基底和基底上的地址解码器。地址解码器控制存储器单元阵列，并且包括连接到字线的传输晶体管和控制传输晶体管的驱动器。在第二半导体层中，驱动器沿着第一方向和第二方向通过第一布图图案布置，传输晶体管沿着第一方向和第二方向通过第二布图图案布置。第一布图图案与第二布图图案不同，并且第一布图图案独立于第二布图图案。
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公开(公告)号：CN115763470A
公开(公告)日：2023-03-07
申请号：CN202211049572.X
申请日：2022-08-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/092 , H03K19/094
Abstract: 一种集成电路，该集成电路包括：逻辑电路，其包括多个逻辑晶体管，逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及电源门控电路，其包括多个电源门控晶体管，电源门控电路包括在垂直于第一方向的第二方向上延伸的第一电源栅极线，并且电源门控电路连接至逻辑电路，其中，分别被包括在多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在多个电源门控晶体管中的多个漏极区彼此连接。
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