公开(公告)号：CN109037230B

公开(公告)日：2023-11-07

申请号：CN201810594700.6

申请日：2018-06-11

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  赵恩锡

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/40 ,  H10B80/00

Abstract: 一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。

公开(公告)号：CN111370417A

公开(公告)日：2020-07-03

申请号：CN201910954716.8

申请日：2019-10-09

Applicant: 三星电子株式会社

Inventor： 崔康润 ,  李东植 ,  金钟源 ,  李吉成 ,  赵恩锡 ,  崔炳镕 ,  黄盛珉

IPC: H01L27/11529 ,  H01L27/11531 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11582

Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。

公开(公告)号：CN110556384A

公开(公告)日：2019-12-10

申请号：CN201910454994.7

申请日：2019-05-29

Applicant: 三星电子株式会社

Inventor： 崔康润 ,  李吉成 ,  李东植 ,  任庸植 ,  赵恩锡

IPC: H01L27/11529 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11582

Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。

公开(公告)号：CN1925119A

公开(公告)日：2007-03-07

申请号：CN200610126323.0

申请日：2006-08-30

Applicant: 三星电子株式会社

Inventor： 金锡必 ,  朴允童 ,  金元柱 ,  朴东健 ,  赵恩锡 ,  成锡江 ,  崔炳镕 ,  金泰瑢 ,  李忠浩

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10879 ,  H01L27/1159 ,  H01L27/2436 ,  H01L29/66795

Abstract: 提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。