公开(公告)号：CN104807562B

公开(公告)日：2017-10-20

申请号：CN201510230612.4

申请日：2015-05-08

Applicant: 福州大学

Inventor： 魏榕山 ,  刘德鑫 ,  林心禹 ,  于静 ,  王珏 ,  何明华

IPC: G01K15/00

Abstract: 本发明提供了一种基于labview的温度传感芯片测试系统，该系统包括一FPGA模块、一搭载模块、一数据采集模块、一数据处理模块、一温箱及一自动温控模块；所述FPGA模块向待测芯片提供时序信号和激励信号；待测芯片搭载于搭载模块上；所述数据采集模块采集待测芯片的输出数据；所述数据处理模块对数据采集模块采集的数据进行数据处理；所述自动温控模块由FPGA模块控制；所述FPGA模块、搭载模块及自动温控模块设置于温箱内，所述数据采集模块及数据处理模块设置于温箱外；所述数据处理模块包括一labview模块。本发明设备少，搭建简单，几乎零操作，可实现自动完成数据的采集处理，能大大的提高芯片测试的效率、准确性。

公开(公告)号：CN104795095B

公开(公告)日：2017-07-04

申请号：CN201510189983.2

申请日：2015-04-21

Applicant: 福州大学

Inventor： 魏榕山 ,  黄海舟 ,  郭仕忠 ,  王珏 ,  胡惠文 ,  张泽鹏 ,  何明华

IPC: G11C11/16

CPC classification number: G11C11/161 ,  G11C11/1673 ,  G11C11/1693

Abstract: 本发明涉及一种基于折叠式比较器的STT‑RAM读取电路及控制方法。所述读取电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据。本发明提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。

公开(公告)号：CN102545882B

公开(公告)日：2017-04-12

申请号：CN201210001142.0

申请日：2012-01-05

Applicant: 福州大学

Inventor： 魏榕山 ,  陈锦锋 ,  陈寿昌 ,  何明华

IPC: H03K19/094

Abstract: 本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于SET/MOS混合结构的可重构阈值逻辑单元。其由一个四输入的SET/MOS混合电路和第一、二反相器构成，所述的第一、二反相器的输出端各自与所述SET/MOS混合电路的一输入端连接；其通过对输入端的偏置，该逻辑单元就能够实现或、或非、与、与非逻辑功能，而不需要改变电路的器件参数。该可重构阈值逻辑单元结构简单、功耗低、集成度高，同时具有较高的可重构特性，能够有效地实现同一单元的不同逻辑功能。这些特点使得该可重构阈值逻辑单元能够应用于FPGA、人工神经网络等低功耗、高集成度超大规模集成电路中。

公开(公告)号：CN105976024A

公开(公告)日：2016-09-28

申请号：CN201610556919.8

申请日：2016-07-15

Applicant: 福州大学

Inventor： 魏榕山 ,  王智宇 ,  刘欢 ,  陈林城

IPC: G06N3/063

CPC classification number: G06N3/0635

Abstract: 本发明提出了一种基于RBF的模式分类器及其工作方法，通过并联适当数量的模式分类器，给定适当的外界偏置电压，可实现模式分类的功能。本发明可集成为专用的神经网络芯片，具有体积小、方便携带、可嵌入等优点，可以实现高度的并行计算，克服了软件实现模式分类器的体积大、不易携带、不易嵌入、运算速度慢的缺陷。本发明还可以通过适当增加RBF神经元电路模块的数目或通过将本发明进行并联的方式，来扩展电路的功能，使其解决更复杂的模式分类问题。本发明凭借其可嵌入性、便携性、高速性、可扩展等优点，有望在模式分类等人工智能领域得到广泛的应用。

公开(公告)号：CN105958999A

公开(公告)日：2016-09-21

申请号：CN201610325918.2

申请日：2016-05-17

Applicant: 福州大学

Inventor： 魏榕山 ,  李睿 ,  郭仕忠

IPC: H03K19/20

CPC classification number: H03K19/20

Abstract: 本发明涉及一种实现与非、或非门逻辑的忆阻器电路，包括忆阻器M1与忆阻器M2；忆阻器M1的正端与NMOS管N1的漏极、NMOS管N2的源极连接，M1的负端与NMOS管N5的源极、NMOS管N6的漏极连接，N1的源极与N5的漏极连接并作为输入端V1；M2的正端与NMOS管N3的源极、NMOS管N4的漏极连接，M2的负端与NMOS管N7的漏极、NMOS管N8的源极连接，N4的源极与N8的漏极连接并作为输入端V2；N2的漏极、N3的漏极、N6的源极、N7的源极与反相器的输入端V3互相连接，反相器的输出端作为忆阻器电路的输出端Vout；NMOS管N1、N4、N6与N7的栅极连接至A选择端，NMOS管N2、N3、N5与N8的栅极连接至B选择端；本发明还涉及其实现方法。本发明为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。

公开(公告)号：CN103281063B

公开(公告)日：2016-06-01

申请号：CN201310233016.2

申请日：2013-06-13

Applicant: 福州大学

Inventor： 魏榕山 ,  陈锦锋 ,  于志敏 ,  何明华

IPC: H03K17/687

Abstract: 本发明涉及一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括三个输入端，且C1=2*C2=2*C3，其中，C1、C2和C3分别为所述第一输入端、第二输入端和第三输入端的电容。本发明具有极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。

公开(公告)号：CN104795094A

公开(公告)日：2015-07-22

申请号：CN201510189871.7

申请日：2015-04-21

Applicant: 福州大学

Inventor： 魏榕山 ,  于静 ,  王珏 ,  郭仕忠 ,  胡惠文 ,  张泽鹏 ,  何明华

IPC: G11C11/16

CPC classification number: G11C11/161 ,  G11C11/1673 ,  G11C11/1693

Abstract: 本发明涉及一种基于两级放大器的STT-RAM读取电路及其控制方法。所述读取电路包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路。本发明提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。

公开(公告)号：CN103258408B

公开(公告)日：2015-06-03

申请号：CN201310210529.1

申请日：2013-05-31

Applicant: 福州大学

Inventor： 魏榕山 ,  郑艺芬 ,  廖剑明 ,  郭蓉冰 ,  陈晓梦 ,  王坤辉

IPC: G08B21/24 ,  G08B13/181

Abstract: 本发明涉及一种基于RFID的电子管家系统，包括两种模式：防忘模式和防盗模式；防忘模式，在平时出门需要携带的必需物品上贴电子标签，将与中央处理器连接的阅读器放于门口，若检测到所有必需物品的电子标签信号则说明物品携带齐全，若没有则中央处理器控制一语音模块发出未携带的必需物品对应的语音提示；防盗模式，在贵重物品上贴电子标签并放置于阅读器可检测到的范围内，当有人将物品移动至阅读器检测不到的范围时，中央处理器控制一GSM模块发送报警信息至物主或者保安人员的手机里，同时，中央处理器控制复数个摄像头进行现场拍摄以利于保留证据。本发明可以实现防忘防盗的功能，应用于家庭、办公室等场所，使用方法简单易懂。

公开(公告)号：CN102571076B

公开(公告)日：2015-05-20

申请号：CN201210001122.3

申请日：2012-01-05

Applicant: 福州大学

Inventor： 魏榕山 ,  陈锦锋 ,  陈寿昌 ,  何明华

IPC: H03K23/00 ,  H03K21/10

Abstract: 本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；该电路仅由3个阈值逻辑门和2个反相器构成,共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS7-3计数器则要消耗194个晶体管。整个电路的平均功耗仅为6.92nW。相比而言，本发明提出的7-3计数器管子数目大大减少，电路功耗显著降低，电路结构得到了进一步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器中。

公开(公告)号：CN102545879B

公开(公告)日：2014-05-07

申请号：CN201210048040.4

申请日：2012-02-29

Applicant: 福州大学

Inventor： 魏榕山 ,  陈寿昌 ,  陈锦锋 ,  何明华

IPC: H03K19/0185

Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS反相器，其特征在于：包括一单电子晶体管SET、一PMOS管以及一NMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，所述NMOS管的漏极与所述PMOS管的漏极连接，本发明在具有较低功耗的同时，能够实现输出电压全摆幅以及较低的传输延迟，可以在数字电路设计中得到更好的应用。