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公开(公告)号：CN1329788C
公开(公告)日：2007-08-01
申请号：CN200310118306.9
申请日：2003-11-18
Applicant: 尔必达存储器株式会社
Inventor： 石川透
CPC classification number: H03L7/0814 , H03K5/133 , H03K2005/00156
Abstract: 一个能够即使当延迟级的数目和选择器级的数目增加时也能够最小化在选择器处的延迟，以允许稳定和迅速的操作的延迟调整电路。作为在延迟产生电路(11)中的选择器S，可以使用每一种都有选择地从两个输入中输出一个的2∶1选择器，其连接到N级延迟单元D1到DN的输入/输出部分，用于允许偶数级延迟时钟信号(Even)和奇数级延迟时钟信号(Odd)的延迟输出。在这种情况下，2∶1选择器以包含用于偶数级的选择器(S1、S3、…、Sn、S(n+2))和用于奇数级的选择器(S2、…、S(n+1)、S(n+3))的两级配置的形式进行布置。通过第一级选择器S1获得偶数级延迟时钟信号(Even)。通过第二级选择器S2获得奇数级的延迟时钟信号(Odd)。
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公开(公告)号：CN101009136A
公开(公告)日：2007-08-01
申请号：CN200710007282.8
申请日：2007-01-25
Applicant: 尔必达存储器株式会社
Inventor： 藤幸雄
CPC classification number: G11C13/0069 , G11C5/025 , G11C11/5678 , G11C13/0004 , G11C2013/008 , G11C2213/79
Abstract: 提供一种半导体存储装置，减小了相邻存储单元之间的加热造成的影响。存储单元具有：对应通电而发热的加热元件(12)、因加热而相变的硫族化物层(10)、以及对其进行驱动的晶体管(16、18)。位线(BL)在预定方向上延伸配设，并与存储单元电连接。字线(WL/WU)，在与位线垂直的方向上延伸配设，与存储单元电连接。具有第1单元列和第2单元列，第1单元列在位线(BL)的延伸方向上以固定间隔2d在位置A1、A2、A3……上配设存储单元，第2单元列在位线(BL)的延伸方向上与第1单元列错开了d的位置B1、B2、B3……上配设存储单元，且在字线(WL/WU)的延伸方向上，以固定间隔e交替配设第1及第2单元列，以使存储单元呈棋盘上的方格状。
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公开(公告)号：CN1967861A
公开(公告)日：2007-05-23
申请号：CN200610149326.6
申请日：2006-11-20
Applicant: 尔必达存储器株式会社
CPC classification number: H01L45/143 , H01L27/2436 , H01L27/2472 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/148 , H01L45/1675
Abstract: 一种非易失半导体存储器件包括：多个下电极，其以矩阵的方式布置；多个记录层图案，其每个布置在下电极上，并且包含相变材料；以及层间绝缘膜，其提供在下电极和记录层图案之间，并且具有多个孔，用于暴露下电极的一部分。下电极和记录层图案在每个孔中连接。孔在X方向上相互平行地延伸。记录层图案在Y方向上相互平行地延伸。这样一来，与形成独立的孔相比，能够以更高的准确度形成孔。因此，能够获得高热效率，同时有效防止不良连接等的发生。
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公开(公告)号：CN1967709A
公开(公告)日：2007-05-23
申请号：CN200610149329.X
申请日：2006-11-20
Applicant: 尔必达存储器株式会社
CPC classification number: G11C5/025
Abstract: 在具有贯通电极的三维堆叠存储器中，尚未建立最佳的层布置、存储体布置、控制方法，因而希望建立最佳的方法。堆叠存储器包括存储核心层、中介层和IF芯片。通过堆叠具有相同布置的存储核心层，可以既应付非奇偶操作又应付奇偶操作。进一步，通过行地址和存储体地址的分配，能够实现存储体指定而不管存储核心层的堆叠的数目。进一步，IF芯片具有刷新计数器，用于执行堆叠存储器的刷新控制。这种布置提供了包括具有贯通电极的堆叠的存储核心层的堆叠存储器。
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公开(公告)号：CN1941374A
公开(公告)日：2007-04-04
申请号：CN200610142020.8
申请日：2006-09-30
Applicant: 尔必达存储器株式会社
Inventor： 荻岛淳史
IPC: H01L27/04 , H01L27/108 , H01L23/525 , H01L21/822 , H01L21/8242 , H01L21/768
CPC classification number: H01L27/112 , H01L27/105 , H01L27/11206 , H01L27/11286
Abstract: 一种半导体器件包括具有扩散层的半导体衬底。在半导体衬底上形成绝缘膜，在绝缘膜上形成熔丝的熔丝部。在熔丝部和绝缘膜上形成夹层绝缘膜，并在夹层绝缘膜上形成和熔丝部相对应的天线部。
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Patent Agency Ranking
公开(公告)号：CN1307721C
公开(公告)日：2007-03-28
申请号：CN97102023.X
申请日：1997-01-10
Applicant: 尔必达存储器株式会社
IPC: H01L27/108 , H01L27/10 , H01L21/8242 , H01L21/822 , H01L21/768
CPC classification number: H01L27/10894 , H01L27/10814 , H01L27/10873 , H01L27/10882 , H01L27/10885 , H01L2924/0002 , Y10S257/915 , H01L2924/00
Abstract: DRAM的存储器单元选择MISFET Qt的栅电极(8A)(字线)的薄层电阻和位线(BL1、BL2)的薄层电阻分别等于或小于2Ω/□。在形成栅电极(8A)(字线)或位线(BL1、BL2)的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。
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公开(公告)号：CN1933115A
公开(公告)日：2007-03-21
申请号：CN200610151880.8
申请日：2006-09-13
Applicant: 尔必达存储器株式会社
Inventor： 山崎靖
IPC: H01L21/336 , H01L21/8242
CPC classification number: H01L29/66621 , H01L27/10876 , H01L29/1083 , H01L29/66659 , H01L29/78
Abstract: 用于制造半导体器件的方法包括以下步骤：在半导体基片中形成栅沟道；在栅沟道的内壁中形成栅绝缘膜；至少向栅沟道内填充栅极材料；通过构图栅极材料形成栅极；和在与栅沟道相邻的半导体基片的规定位置使用掩模，在构图栅极材料前选择地形成穿通制止区。形成穿通制止区的步骤可在向栅沟道填充栅极材料步骤后或在形成栅沟道步骤前进行。
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公开(公告)号：CN1909213A
公开(公告)日：2007-02-07
申请号：CN200610110139.7
申请日：2006-08-07
Applicant: 尔必达存储器株式会社
IPC: H01L21/8242 , H01L21/02 , H01L21/314
Abstract: 首先，制备提供了存储单元的主要部分的基体结构，以及此后在该基体结构上形成包括多晶硅膜的下电极。接下来，在预定温度热氮化下电极的表面以形成氮化硅膜。在下电极的热氮化中，温度被增加到预定氮化温度，此后以比通常更平缓的速率降低温度。此后在下电极上形成氧化铝(Al2O3)或其他金属氧化物介电膜作为电容性绝缘膜，以及在电容性绝缘膜上形成上电极。
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公开(公告)号：CN1297902C
公开(公告)日：2007-01-31
申请号：CN200310104555.2
申请日：2003-10-31
Applicant: 尔必达存储器株式会社
CPC classification number: G11C5/063
Abstract: 一种存储器模块，其包括至少一个CAR和多个设置的DRAM，以使多个DRAM在模块基底的一个表面和另一表面上彼此相近和相邻。DRAM被分为多个存储器组。这些存储器组的彼此相邻的存储器组彼此配对。这对存储器组中的一个是1阶存储器组，且另一个是2阶存储器组。这对存储器组通过具有有一短的短线的T形分支结构的短线路连接到CAR上。在信号接收侧的存储器组对中的一个执行开放端的职责。该主动终止由在信号非接收侧的存储器组对中另一个的终端电阻执行。于是，本发明的存储器模块的构造使得能够在写入和/或读取高速信号期间减小波形失真并可靠达到存储器容量。
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公开(公告)号：CN1870171A
公开(公告)日：2006-11-29
申请号：CN200610089900.3
申请日：2006-05-25
Applicant: 尔必达存储器株式会社
CPC classification number: G11C7/1051 , G11C5/02 , G11C7/1039 , G11C7/1078 , G11C7/1087 , G11C2207/107 , H01L23/481 , H01L2224/05573 , H01L2224/13025 , H01L2224/16 , H01L2924/00014 , H01L2924/13091 , H01L2924/00 , H01L2224/05599
Abstract: 在核心单元和接口单元为分立芯片的半导体存储装置中增加了数据传送速度。所述装置具有：多个核心芯片，在所述核心芯片中形成存储单元；以及接口芯片，在所述接口芯片中为存储单元形成外围电路。所述多个核心芯片分别具有用于临时存储要被存储单元输出的数据的锁存电路单元以及用于临时存储要被输入到存储单元的数据的锁存电路单元，并且这些锁存电路单元和锁存电路单元以级联的方式连接到接口芯片。由于以级联方式连接的所述多个锁存电路单元从而能够执行流水线操作，所以变得可以实现高速数据传送。
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