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公开(公告)号：CN111863055A
公开(公告)日：2020-10-30
申请号：CN202010811719.9
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第一二极管结构、第一电流镜结构和输入输出相连的第一反相器；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第二二极管结构、第二电流镜结构和输入输出相连的第二反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111290790A
公开(公告)日：2020-06-16
申请号：CN202010075182.4
申请日：2020-01-22
Applicant: 安徽大学
Abstract: 本发明公开了一种定点转浮点的转换装置，其中，译码单元与站台控制单元相连接，用于形成指令译码信息；站台控制单元与浮点转换单元相连接，包括信息接收部件、控制信息转发部件、读寄存器单元、旁路数据输出单元以及源操作数输出单元；执行控制单元用于接收所述站台控制单元发送的指令信息，然后依据相应的指令对流水执行的浮点转换单元进行控制处理；浮点转换单元用于接收所述站台控制单元发送的源操作数信息，并从所述浮点控制与状态寄存器中读取控制位，通过浮点运算后将运算结果写入所述目标寄存器，并将浮点运算产生的异常状态写入所述浮点控制与状态寄存器。上述装置能够降低整数转换的复杂度，提高转换效率，并减小硬件开支。
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公开(公告)号：CN107492393B
公开(公告)日：2020-06-09
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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公开(公告)号：CN110794909A
公开(公告)日：2020-02-14
申请号：CN201911074924.5
申请日：2019-11-05
Applicant: 安徽大学
IPC: G05F1/56
Abstract: 本发明公开了一种输出电压可调的超低功耗电压基准源电路，包括：依次连接的偏置电流模块、阈值电压差产生模块、以及输出电压调节模块；其中：所述偏置电流模块通过NMOS管实现，NMOS管的阈值电压低于设定值，且NMOS管工作在亚阈值区；所述阈值电压差产生模块，采用了NMOS管阈值电压差来产生基准电压；所述输出电压调节模块，通过宽长比调节电路降低输出的基准电压。其具有超低功耗、面积小和输出基准电压可调的优点。
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公开(公告)号：CN109935260A
公开(公告)日：2019-06-25
申请号：CN201910137690.8
申请日：2019-02-25
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本发明公开了一种利用多次复用策略的平均7T1R单元电路，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管。利用该单元电路结构可以减少面积损耗、提高SRAM读写性能并且保证单边NVM结构的恢复率。
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Patent Agency Ranking
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公开(公告)号：CN107492393A
公开(公告)日：2017-12-19
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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公开(公告)号：CN104464793B
公开(公告)日：2017-06-16
申请号：CN201410746948.1
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C11/412 , G11C7/18
Abstract: 本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。
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公开(公告)号：CN104464793A
公开(公告)日：2015-03-25
申请号：CN201410746948.1
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C11/412 , G11C7/18
Abstract: 本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。
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公开(公告)号：CN119940449A
公开(公告)日：2025-05-06
申请号：CN202510416785.9
申请日：2025-04-03
Applicant: 安徽大学
IPC: G06N3/08 , G06N5/04 , G06N3/0455
Abstract: 本发明涉及大模型领域，特别是涉及一种结合小波特征分析和各向异性损失的注意力稀释优化方法，及其对应的计算机程序产品和自然语言处理设备。该方案首先按照精度等级预设多个初始化量化词表；并结合对输入特征的小波特征分析结果灵活选择初始化量化词表。然后，采用得分感知量化损失或各向异性损失横向各个query与量化点间的距离，实现对量化词表进行分区和更新。最后利用更新后的量化词表将所有query量化为相应的量化点；通过计算量化点与key的内积构建查找表；用查找表中的#imgabs0#近似表示#imgabs1#的结果，进而实现注意力计算。本发明解决了现有的Transformer中的注意力机制存在的效率较低以及鲁棒性较差的问题。
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