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公开(公告)号：CN117713835A
公开(公告)日：2024-03-15
申请号：CN202410165401.6
申请日：2024-02-05
Applicant: 安徽大学
IPC: H03M1/46 , H04N25/772 , H03M1/56
Abstract: 本发明属于集成电路领域，具体涉及一种两步式列级低噪声CIS的模数转换器及CIS芯片。该电路中包括：SAR‑ADC单元、SS‑ADC单元、自适应采样控制单元和数据处理单元。其中，SAR‑ADC单元用于粗量化出Vin的高N位。SS‑ADC单元采用相关多重采样技术细量化出Vin的低M位。自适应采样控制单元包括一个选通电路和一个锁存器。锁存器锁存粗量化结果的最高位，将其作为环境光检测结果，并控制选通电路选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS‑ADC单元的重复采样次数。本发明克服了现有DCMS‑ADC电路需要多个斜坡发生器以及与环境光检测相关的逻辑电路，进而导致电路的集成度降低、功耗增加的问题。
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公开(公告)号：CN117713768A
公开(公告)日：2024-03-15
申请号：CN202410159994.5
申请日：2024-02-05
Applicant: 安徽大学
Abstract: 本发明涉及比较器设计技术领域，具体涉及一种互补输入比较器电路、模块。本发明公开了一种互补输入比较器电路，包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。本发明电路的输入部采用了互补输入设计，增加了输入范围，能有效保证Sigma‑Delta ADC的输出信号不失真。本发明电路的电流源部给输入部进行电流分配，以保证输入部的正常工作。经过实验仿真，本发明的电路可以降低输入噪声、提高输出信号压摆率。本发明解决了现有交叉耦合比较器存在噪声偏大、压摆率偏低的问题。
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公开(公告)号：CN117636945A
公开(公告)日：2024-03-01
申请号：CN202410109635.9
申请日：2024-01-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/407 , H03K19/21
Abstract: 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
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公开(公告)号：CN117608519A
公开(公告)日：2024-02-27
申请号：CN202410094858.2
申请日：2024-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G06F7/487
Abstract: 本发明属于静态随机存储器领域，具体涉及一种基于10T‑SRAM的带符号乘法与乘累加运算电路及其芯片。基本电路由8个NMOS管和2个PMOS管构成。P0、P1和N0~N3构成实现数据存储功能的基本单元；其余构成计算单元。其中，N4和N6的栅极连接在存储节点Q上，N4与N5的漏极相连；N6与N7的漏极相连；N4的源极与位线BL相连；N6的源极连接位线BLB。N5、N7的源极接VSS。N5的栅极连接正相输入字线；N5的栅极连接负相输入字线。本发明方案提供独立的数据读通道实现读写分离，能够防止传统6T‑SRAM开启多行而引起的读破坏问题，并且可以同时支持带符号数和无符号数间的多比特乘法和乘累加运算。
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公开(公告)号：CN117219140B
公开(公告)日：2024-01-30
申请号：CN202311451934.2
申请日：2023-11-03
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C7/12 , G11C8/08 , G11C5/14
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于8T‑SRAM和电流镜的存内计算电路。本发明包括存储部、存内计算部、传输控制部、电流镜部、反相器部、关断控制部。本发明一方面将1bit权重存储在8T‑SRAM单元内，另一方面将5bit带符号数分为1bit符号位和4bit无符号数两部分、并分别输入到8T‑SRAM单元、传输控制部，从而在近存内计算的方式下实现5bit带符号数与1bit权重相乘及同或累加。本发明没有引入电容等非线性器件，可以保证计算结果精度，避免单元面积变大。本发明采用电流镜复制参考电流源Iref，使存内计算部充放电速度相等，可以极大程度减少充放电非线性，保证计算结果的准确性。
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Patent Agency Ranking
公开(公告)号：CN117219140A
公开(公告)日：2023-12-12
申请号：CN202311451934.2
申请日：2023-11-03
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C7/12 , G11C8/08 , G11C5/14
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于8T‑SRAM和电流镜的存内计算电路。本发明包括存储部、存内计算部、传输控制部、电流镜部、反相器部、关断控制部。本发明一方面将1bit权重存储在8T‑SRAM单元内，另一方面将5bit带符号数分为1bit符号位和4bit无符号数两部分、并分别输入到8T‑SRAM单元、传输控制部，从而在近存内计算的方式下实现5bit带符号数与1bit权重相乘及同或累加。本发明没有引入电容等非线性器件，可以保证计算结果精度，避免单元面积变大。本发明采用电流镜复制参考电流源Iref，使存内计算部充放电速度相等，可以极大程度减少充放电非线性，保证计算结果的准确性。
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公开(公告)号：CN117079688A
公开(公告)日：2023-11-17
申请号：CN202311175010.4
申请日：2023-09-12
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412 , G06F15/78 , G06F7/544
Abstract: 本发明属于集成电路技术领域，具体涉及一种电流域8TSRAM单元、一种动态自适应量化的存算电路、CIM电路及其芯片。其由2个PMOS管P1～P2，6个NMOS管N1～N6构成；其中，P1、P2、N1～N4构成经典的具有两个存储节点Q和QB的6T存储单元；N5的栅极和漏极与N6的源极相连；N5的源极接信号线NIN；N6的栅极接存储节点Q；N6的漏极接计算位线CBL；所述6T存储单元用于实现数据读写保持功能；N5和N6构成乘法运算部分。自适应乘累加电路中采用了8TSRAM单元，并配置了可以随运算结果自适应调整的采样电流生成电路和参考电流生成电路；以保证输出的表征运算结果的计算电流保持稳定。本发明解决了现有CIM电路方案的性能和能耗难以均衡的问题。
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公开(公告)号：CN113658628B
公开(公告)日：2023-10-27
申请号：CN202110846566.6
申请日：2021-07-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
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公开(公告)号：CN116469433A
公开(公告)日：2023-07-21
申请号：CN202310463317.8
申请日：2023-04-26
Applicant: 安徽大学
IPC: G11C11/417 , G11C7/18 , G11C8/14
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种自回存10T‑SRAM单元、基于该种自回存10T‑SRAM单元构建的阵列结构、以及基于该种阵列结构构建的存内运算全阵列激活电路。本发明提供的自回存10T‑SRAM单元，通过复用电源端和地端，控制各个晶体管之间导通与关断相互配合，在单元内部进行充放电。不仅可以多种存内运算，还能实现自动回存运算结果，不需要额外的面积开销和功耗开销，应用场景更加广泛；并且两个操作符的输入相互独立，比传统结构更加灵活。
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公开(公告)号：CN113764009B
公开(公告)日：2023-06-09
申请号：CN202111010201.6
申请日：2021-08-31
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
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